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RTL在电子科学中指的是寄存器转换级电路（Register Transfer Level）的缩写，也叫暂存器转移层次。

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基于Verilog的经典数字电路设计（1）加法器

加法器是非常重要的，它不仅是其它复杂算术运算的基础，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 标签：加法器 RTL 半加器 3.9k 0

详细介绍数字IC设计的全流程内容

一颗芯片是如何造出来的，相信对行业稍有涉猎的同学，都能简单作答：即先通过fabless进行设计，再交由Foundry进行制造，最后由封测厂交出。

2023-10-09 标签：寄存器 IC设计 RTL 3.5k 0

SystemVerilog中的联合(union)介绍

在 SystemVerilog 中，联合只是信号，可通过不同名称和纵横比来加以引用。

2023-10-08 标签：RTL Verilog语言 2.3k 0

systemverilog：logic比reg更有优势？

在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的...

2023-09-28 标签：驱动器仿真器 RTL 3.2k 0

节省编译时间的解决方法

影响编译时间的因素有很多，包括工具流程、工具设置选项、RTL 设计、约束编辑、目标器件以及设计实现期间各工具所面临的任何关键问题。除此之外，所使用的机器...

2023-09-27 标签：fpga RTL 编译时间 1.3k 0

如何脱离Vivado建立单独仿真环境软件呢？

FPGA项目开发的过程中，需要完成设计代码开发、验证环境搭建、仿真分析、板级验证等操作，在这个过程中，许多操作虽然必不可少但是步骤是重复的。

2023-09-27 标签：fpga FPGA设计仿真 2.3k 0

如何让级联URAM获得最佳时序性能

在上一篇文章里《如何使用UltraScale+芯片中UltraRam资源》，我们向大家介绍了在RTL设计中使用URAM的方法。其中，我们推荐大家使用Xi...

2023-09-26 标签：芯片 Xilinx RTL 4.7k 0

为多个Vivado™工程复用远程IP高速缓存

在设计周期中，您可保留多个版本的工程，这些工程使用相同的 IP 和相同的配置。重新运行整个工程会导致每次都要重新生成 IP，很费时间。

2023-09-22 标签：存储器 RTL Vivado 1.7k 0

什么是DFX技术？DFX设计一定要执行设计规则检查吗？

DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。

2023-09-21 标签：fpga VHDL语言 RTL 9.5k 0

IC设计：接口X态隔离设计

虽然真实芯片中，寄存器初始状态值只会为1或者为0。但是在RTL级仿真过程中X态的传播经常会给咱们造成很多麻烦，例如部分信号期望为0，但是仿真结果显示为X态。

2023-09-20 标签：寄存器 IC设计 RTL 1.2k 0

verilog语法说明之case casez case

在rtl仿真中，有四种状态，分别是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 标签：仿真 Verilog RTL 3.1k 0

教你学Vivado—以2选1多路选择器为例

在EGO1开发板上实现2选1多路选择器。

2023-10-02 标签：RTL FPGA芯片时序仿真 4.8k 0

为什么说Vivado是基于IP的设计？

Vivado是Xilinx公司2012年推出的新一代集成开发环境，它强调系统级的设计思想及以IP为核心的设计理念，突出IP核在数字系统设计中的作用。

2023-09-17 标签：FPGA设计寄存器 C语言 3.1k 0

什么是逻辑综合？逻辑综合的流程有哪些？

逻辑综合是将RTL描述的电路转换成门级描述的电路，将HDL语言描述的电路转换为性能、面积和时序等因素约束下的门级电路网表。

2023-09-15 标签：寄存器 RTL SDC 7.5k 0

Formal Verify形式验证的流程概述

Formal Verify，即形式验证，主要思想是通过使用数学证明的方式来验证一个修改后的设计和它原始的设计，在功能上是否等价。

2023-09-15 标签：RTL 形式验证 SPEC 2.3k 0

Verilog UDPs的语法说明

User-defined primitives (UDPs) 翻译过来就是用户自定义原语，常常用于构建组合逻辑模型和时序逻辑模型。

2023-09-13 标签：寄存器仿真 Verilog 2.3k 0

谈谈几种芯片设计增加代码复用性的方法

很多芯片在设计之初，就已经考虑如何增加代码的复用性，尽量减少工作量，降低错误概率。

2023-09-12 标签：fpga 加速器芯片设计 1.9k 0

阻塞赋值与非阻塞赋值

”=“阻塞赋值与”<=“非阻塞赋值是verilog语言中的两种不同的赋值方式，下面将对两种赋值方式进行比较。方便进行理解和使用。

2023-09-12 标签：RTL 时序逻辑电路阻塞赋值 1.7k 3

基于循环队列的FIFO缓存实现

FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作。当wr被插入时，输入的数据被写入缓存...

2023-09-11 标签：寄存器 fifo Verilog 1.4k 0

一种简单的、真实的基于循环序列的FIFO缓存设计

FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作

2023-09-11 标签：控制器寄存器 RTL 1.2k 0

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