详细介绍数字IC设计的全流程内容

一颗芯片是如何造出来的，相信对行业稍有涉猎的同学，都能简单作答：即先通过fabless进行设计，再交由Foundry进行制造，最后由封测厂交出。

但这种程度仅仅是一个外行的基本认知，如果要在入行IC进行职业方向选择或是在面试中被问到时，则需要更加专业的回答。

一、确定项目需求

1. 确定芯片的具体指标

物理实现：

制作工艺（代工厂及工艺尺寸）；

裸片面积（DIE大小，DIE由功耗、成本、数字/模拟面积共同影响）；

封装（封装越大，散热越好，成本越高）。

性能指标：速度（时钟频率）；功耗。

功能指标：功能描述；接口定义。

2. 系统级设计

用系统建模语言（高级语言 如matlab，c等）对各个模块描述，为了对方案的可行性进行验证

二、前端流程

1. RTL 寄存器传输级设计

利用硬件描述语言，如verilog对电路以寄存器之间的传输为基础进行描述；

2. 功能验证（动态验证）

对设计的功能进行仿真验证，需要激励驱动，是动态仿真。仿真验证工具Mentor公司的 Modelsim， Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。

3. 逻辑综合（Design Compile）

需要指定特定的综合库，添加约束文件；逻辑综合得到门级网表（Netlist）。

4. 形式验证（静态验证）

功能上进行验证，综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。

这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。做等价性检查用到Synopsys的Formality工具。

5. STA静态时序分析

在时序上进行分析，用到Synopsys的PT（Prime Time）工具，一般用在后端设计中，由版图生成网表进行STA更准确一些；

STA满足时序约束，得到最终的Netlist。

6. DFT（design for test）可测性设计

为了在芯片生产之后，测试芯片的良率，看制作有无缺陷，一般是在电路中插入扫描连（scan chain）

DFT是在得到Netlist之后，布局布线（Place and Route）之前进行设计

三、后端流程

1. 布局布线（Place and Route）

布图规划floor plan

布图规划是整个后端流程中最重要的一步，但也是弹性最大的一步。因为没有标准的最佳方案，但又有很多细节需要考量。

布局布线的目标：优化芯片的面积，时序收敛，稳定，方便走线。

工具：IC compiler，Encounter

布局（place）

布局即摆放标准单元，I/O pad，宏单元来实现个电路逻辑。

布局目标：利用率越高越好，总线长越短越好，时序越快越好。

但利用率越高，布线就越困难；总线长越长，时序就越慢。因此要做到以上三个参数的最佳平衡。

布线route

布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下，根据电路的连接关系，将各单元和I/O pad用互连线连接起来。

2.时钟树综合——CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。

由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

3. 寄生参数提取（Extrat RC）

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

4.STA

前面逻辑综合后STA的话，用的是一个理想的时序模型（Timing Model）去做的，这个实际上并没有实际的时序信息，实际cell摆在哪里，两个cell之间的走线延时等信息都是没有的，因为这个时候还没有布局布线，两个的位置都是不确定的，自然没有这些信息。

当位置确定之后，才会真正的去提取这些延时信息（Extrat RC），然后再做布局布线之后的STA，此时的STA相较于综合时的STA，拿到的延时信息就是更真实的！包括时钟，也是插了时钟树之后真正的时钟走线，时钟路径的延时也是更真实的。如果布局布线之后还有不满足时序的地方，也会退回去前面

5. 版图物理验证

这一环节是对完成布线的物理版图进行功能和时序上的验证，大概包含以下方面：

LVS（Layout Vs Schematic）验证：简单说，就是版图与逻辑综合后的门级电路图的对比验证；

DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；

ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题等。

6. 生成GDSII文件，Tap_off 流片

物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路。