可编程逻辑
提供权威的PLD及可编程逻辑器件设计应用、Altera公司、Xilinx公司资讯和解决方案，包括HDL语言与源代码、FPGA开发板、EDA工具、FPGA、FPGA软件等领域。
FPGA实现OFDM（2）-OFDM通信的整体框图
介绍除了OFDM外，一个完整通信链路中所需的其他环节，给出发射机链路和接收机链路的整体框图，最后结合802.11a介绍相关技术指标。...
2023-06-27 3277
离散小波变换的FPGA实现(二)
众所周知,小波变换的双正交基就来自与小波函数和尺度函数,而他们通过scale和平移来得到的小波函数族和尺度函数族表示了不同小波(尺度)函数的分辨率...
2023-06-27 2186
从处理单bit跨时钟域信号同步问题来入手
在数字电路中，跨时钟域处理是个很庞大的问题，因此将会作为一个专题来陆续分享。今天先来从处理单bit跨时钟域信号同步问题来入手。...
2023-06-27 2809
英特尔Nios@ V处理器 加速FPGA软件开发
为实现这一技术突破，英特尔的三大关键创新和技术在其中功不可没:英特尔@ 7制程工艺，第二代英特尔Hyperflex" FPGA架构，高水平的系统集成。...
2023-06-27 555
同步FIFO设计详解及代码分享
FIFO （先入先出, First In First Out ）存储器，在 FPGA 和数字 IC 设计中非常常用。 根据接入的时钟信号，可以分为同步 FIFO 和异步 FIFO 。...
2023-06-27 3319
AXI实战(一)-搭建简单仿真环境
在验证中有三个核心组件:Driver(驱动器/激励)，Monitor（监测器），Checker（比较器）。在这里实际上我们只需要了解其中最核心的Driver就可以了。...
2023-06-27 3408
VVAS调用HLS生成硬件加速器的主要流程介绍
我们以smartcam的预处理作为例子。xf_pp_pipeline的作用是将输入图像的格式从NV12转换为BGR，再进行减均值和归一化操作。...
2023-06-26 2067
唠一唠解决FPGA约束中时序不收敛的问题
FPGA时序不收敛，会出现很多随机性问题，上板测试大概率各种跑飞，而且不好调试定位原因，所以在上板测试前，先优化时序，再上板。...
2023-06-26 4025
如何读懂FPGA开发过程中的Vivado时序报告？
FPGA开发过程中，vivado和quartus等开发软件都会提供时序报告，以方便开发者判断自己的工程时序是否满足时序要求。...
2023-06-26 2753
如何在Vivado中添加时序约束呢？
今天介绍一下，如何在Vivado中添加时序约束，Vivado添加约束的方法有3种：xdc文件、时序约束向导（Constraints Wizard）、时序约束编辑器（Edit Timing Constraints ）...
2023-06-26 6617
FPGA时序约束的原理是什么？
FPGA开发过程中，离不开时序约束，那么时序约束是什么？简单点说，FPGA芯片中的逻辑电路，从输入到输出所需要的时间，这个时间必须在设定的时钟周期内完成，更详细一点，即需要满足建立...
2023-06-26 1435
IIC总线调试故障具体原因的定位过程及解决方法
在某项目研发过程，软件与FPGA联合调试xx芯片IIC总线过程中，遇到故障现象：软件发起一次IIC操作后，未收到ACK应答响应。...
2023-06-26 3907
《基于“矿板”低成本学习Zynq系列》之三-vitis安装
Xilinx提供了一整套开发环境用于其FPGA和SOC的开发，主要包括硬件部分和软件部分的开发工具，之前硬件部分是vivado软件部分是sdk，现在统一为叫做vitis。这一篇即step by step保姆级别介绍如何安装...
2023-06-26 6206
如何最大程度地降低地弹噪声对单板信号完整性影响？
本文结合某单板（下文中统一称M单板）FPGA调试过程中发现地弹噪声造成某重要时钟信号劣化从而导致单板业务丢包的故障，来谈下如何最大程度地降低地弹噪声对单板信号完整性影响。...
2023-06-26 1955
某单板TVS接地不当造成辐射骚扰超标问题分析
某产品EMC辐射骚扰测试超标，通过近远场扫描配合定位分析，逐步找出骚扰源、传播路径，最终通过修改 PCB 走线切断传播路径解决此问题。...
2023-06-25 1245
自定义AXI-Lite接口的IP及源码分析
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。...
2023-06-25 5243
握手机制、通道依赖性及AXI-Lite握手实例
AXI4：高性能内存映射需求（如读写DDR、使用BRAM控制器读写BRAM等），为了区别，有时候也叫这个为 AXI4-Full；...
2023-06-25 2988
电平设计基础：电平匹配设计
单端逻辑电平的匹配是我们平时在硬件设计中最经常碰到的，我们在《TTL&CMOS电平》章节中已经对TTL和COMS电平的匹配设计做了一些分析，一般3.3V LVTTL和LVCMOS是可以直接相互驱动的。但是其它...
2023-06-25 4982
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