SN65LVDS310 QVGA-HVGA 27 位显示屏串行接口接收器

SN65LVDS310接收器将符合FlatLink 3G标准的串行输入数据反序列化为27个并行数据输出。 SN65LVDS310接收器包含一个移位寄存器，用于从一个串行输入加载30位，并在检查奇偶校验位后将24个像素位和3个控制位锁存到并行CMOS输出。如果检测到奇偶校验错误，则数据输出总线忽略新接收的像素。相反，最后一个数据字在输出总线上保持另一个时钟周期。

串行数据和时钟通过子低压差分信号（SubLVDS）线接收。 SN65LVDS310支持三种工作功耗模式（关断，待机和有源）以节省功耗。

接收时，PLL锁定输入时钟CLK，并在线路上生成内部高速时钟数据线的速率。使用内部高速时钟将数据串行加载到移位寄存器中。反序列化数据显示在并行输出总线上，重新生成由内部高速时钟产生的像素时钟PCLK。如果没有输入CLK信号，输出总线保持静态，PCLK和DE保持低电平，而所有其他并行输出拉高。

F /S控制输入选择慢速CMOS总线输出上升时间以获得最佳EMI和功耗，以及快速CMOS输出，以提高速度或更高负载设计。

RXEN输入可用于将SN65LVDS310置于关断模式。如果CLK输入的共模电压变为VDD _LVDS （例如，发送器将CLK输出释放为高阻抗），SN65LVDS310进入活动待机模式。这样可以最大限度地降低功耗，而无需切换外部控制引脚。 SN65LVDS310的特点是可在40°C至85°C的环境空气温度下工作。所有CMOS和SubLVDS信号均为2 V容限，VDD = 0 V.此功能允许在VDD稳定之前为I /O上电。