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作为贯穿于集成电路设计、制造、封测等环节的战略基础支柱之一，EDA已成为国内无法绕开的“卡脖子”环节，也是国内半导体业必须攻克的环节。
近年来，随着国家政策、资本以及生态的多重利好助力，国内EDA产业步入快车道，国产EDA工具在设计、制造和封装领域多点开花。作为自主创新的高性能工业软件及解决方案提供商，上海合见工业软件集团有限公司（以下简称“合见工软”）正式运营一年多，已经发布了多款EDA产品和解决方案，包括数字仿真器、FPGA原型验证系统、仿真调试工具、验证效率提升平台、系统级IP验证方案、先进封装协同设计环境、电子设计数据管理平台等，在高难度的数字验证、协同设计等领域率先实现了突围。
应对设计新需求 深化产品布局
后摩尔时代诸多新兴应用的兴起，如AI、GPGPU、HPC等芯片开发已成为市场热点，这对芯片的规模、性能的要求日益走高。合见工软CTO贺培鑫表示：“为了满足对复杂功能的需求，我们可以看到市场上的大部分芯片采用多核结构；同时随着工艺节点已趋近极限，晶圆厂已经在探索是否能突破2纳米甚至1纳米的标线。为了追求PPA和成本的最优解，采用多Die的Chiplet成为芯片设计的主流结构。因此，多核多Die是时下芯片设计的趋势。”
贺培鑫指出，合见工软选择验证作为EDA工具的首先突破点，也是综合考量了芯片设计公司在这一趋势下面临的诸多复杂难题。
第一，验证复杂度呈几何倍数的增长。“举个例子，我们可以看到业内的大规模SoC已从过去的8核、16核发展到现在的64核，规模一直在翻倍。由于多核复用，设计复杂度并不会随着规模的增长而翻倍；然而多核之间的互连使得验证的复杂度随着规模成比例增长。”
第二，验证的成本（时间、人力）高速增长。“过去开发一款芯片，一般2个设计工程师需要配1个验证工程师；现在开发一款大规模芯片，1个设计工程师要配2-3个验证工程师，同时验证的时间也更长。”
第三，验证工具越来越多样化。“比如在芯片设计初期，采用数字仿真器一秒钟跑一个时钟周期，随着设计推进到下一阶段，我们需要更高的频率来覆盖更大的设计规模，这时我们需要采用不同的验证工具，原型验证系统一秒钟可以跑一百万个时钟周期，这样就快了一百万倍。再如，设计中的某个区块在很多测试用例下出现的bug特别多，此时就需要形式验证工具穷尽所有可能性去修复这些bug。因而一个设计在不同的场景下是需要多款验证工具来支撑的。”
只有解决验证上的复杂难题才能帮助国内芯片公司设计出具有国际竞争力的产品。此外，仅考虑多核是不够的，为了对芯片开发实现完整的EDA工具支撑，对于采用多Die结构的Chiplet，合见工软也在先进封装设计、板级设计领域进行了相应的布局。
实现新突破 彰显新价值
要实现国产EDA验证工具的突破，贺培鑫认为，最重要的是要在规模、性能和自动化层面全面提升。合见工软去年推出了FPGA原型验证系统，今年6月发布了UV APS全新功能升级版。
从规模上看，相比业界同类工具支持8-48颗FPGA容量，UV APS能够支持高达100颗VU19P FPGA的级联。
从性能上看，APS Compiler采用全路径的时序驱动（Timing Driven）分割技术，相比一般只考虑切面大小（Cut-size Driven）的分割技术，APS Compiler可以充分考虑到FPGA间的连线和时序路径之间的关系，通过采用TDM（时分复用）技术，识别并考虑每一根穿过FPGA的信号所在时钟域的频率，选择最佳的时分复用比例，优化FPGA之间的跳数，实现逻辑电路运行速度最快的结果，TDM的范围可以做到1-1024。
从自动化程度来看，对于FPGA不能支持的设计单元，比如多端口存储（Multi-port Memory）、多维数组、跨模块引用（XMR）、三态门（Tri-state）等，业界一些主流工具会要求用户修改RTL代码，而UV APS则可实现自动化转换。
贺培鑫谈到：“除此之外，还有很多值得探索的技术点。我们熟知的硬件仿真技术有基于FPGA和ASIC两种，后者的编译时间相对较快，因为ASIC只需要把RTL设计转换成处理器的指令；而前者的仿真运行速度更快，因为FPGA可以迅速启动Linux，且功耗小；ASIC通常需要采用水冷却的办法，价格昂贵，约为FPGA的四倍。因此，在设计不够成熟、规模较小的阶段，需要频繁迭代，ASIC原型验证技术由于其编译时间短，优势会更突出；在设计达到一定成熟度、规模较大的阶段，FPGA原型验证技术由于其仿真运行速度快，会更具优势。所以说没有哪一种技术具有全面的绝对性优势，我们需要继续探索更优化的方法，打磨更好的工具，以支持客户开发更高性能的产品。”
另外，要应对Chiplet在先进封装的挑战，打破在复杂多维空间系统级设计互连，实现数据的一致性和信号、电源、热、应力的完整性，合见工软在去年发布了先进封装协同设计环境之后，今年6月又推出了UVI功能增强版。
贺培鑫指出，此次发布的增强版首次真正意义上实现了系统级Sign-off功能，可在同一设计环境中导入多种格式的IC、Interposer、Package和PCB数据，支持全面的系统互连一致性检查（System-Level LVS），同时在检查效率、图形显示、灵活度与精度上都有大幅提升。
UVI能够基于物理、图形和数据等信息，根据不同应用需求，自动产生系统级互连关系网表、互连错误信息、网络断开类型及互连叠层信息等关键报告。这也使得其在处理大规模互连管脚数据时十分迅速，无论是命名一致性检查、链路通断检查还是管脚缺失互连检查，对于60万Pin的规模都可以在5秒内完成，并且可以支持一对多Pin的基于面积算法的互连检查。“开发人员利用UVI可以简化设计流程、提升工作效率、提高设计质量、精准定位设计错误，并覆盖所有节点和网络的检查。”
夯实产品技术 培养EDA人才
贺培鑫认为：“一款工具要获得市场认可是需要时间的，用户希望获得性能稳定的产品，因此我们在推出新工具的同时，还会在已发布的产品上做持续优化升级，和国内用户成为紧密的共赢伙伴，打造世界级芯片。业界主流的工具虽然相对比较成熟，但有一定的历史包袱，经过二三十年的迭代相当于是叠床架屋负重前行。合见工软可以基于最新的方法论从头打造产品，在这样的基础上做优化会更快，因此我们有信心赶上并超过业界成熟工具。”
围绕EDA产品路线，合见工软将在验证全流程领域持续发力，FPGA原型验证系统预计在年底前进一步提升性能，在硬件仿真器、调试领域加快布局；在先进封装设计领域，协同设计优化持续进阶。
在培养EDA人才方面，“合见工软的团队中有很多人在全球EDA领域打拼了二三十年，积累了很多前沿技术和行业实践经验，我们很希望把这些经验分享给国内热爱半导体行业的莘莘学子，为国内培养EDA专业人才。我非常愿意贡献自己的一份力量，帮助他们学习、快速成长，打造EDA更好的未来。”
近年来，随着国家政策、资本以及生态的多重利好助力，国内EDA产业步入快车道，国产EDA工具在设计、制造和封装领域多点开花。作为自主创新的高性能工业软件及解决方案提供商，上海合见工业软件集团有限公司（以下简称“合见工软”）正式运营一年多，已经发布了多款EDA产品和解决方案，包括数字仿真器、FPGA原型验证系统、仿真调试工具、验证效率提升平台、系统级IP验证方案、先进封装协同设计环境、电子设计数据管理平台等，在高难度的数字验证、协同设计等领域率先实现了突围。
应对设计新需求 深化产品布局
后摩尔时代诸多新兴应用的兴起，如AI、GPGPU、HPC等芯片开发已成为市场热点，这对芯片的规模、性能的要求日益走高。合见工软CTO贺培鑫表示：“为了满足对复杂功能的需求，我们可以看到市场上的大部分芯片采用多核结构；同时随着工艺节点已趋近极限，晶圆厂已经在探索是否能突破2纳米甚至1纳米的标线。为了追求PPA和成本的最优解，采用多Die的Chiplet成为芯片设计的主流结构。因此，多核多Die是时下芯片设计的趋势。”
贺培鑫指出，合见工软选择验证作为EDA工具的首先突破点，也是综合考量了芯片设计公司在这一趋势下面临的诸多复杂难题。
第一，验证复杂度呈几何倍数的增长。“举个例子，我们可以看到业内的大规模SoC已从过去的8核、16核发展到现在的64核，规模一直在翻倍。由于多核复用，设计复杂度并不会随着规模的增长而翻倍；然而多核之间的互连使得验证的复杂度随着规模成比例增长。”
第二，验证的成本（时间、人力）高速增长。“过去开发一款芯片，一般2个设计工程师需要配1个验证工程师；现在开发一款大规模芯片，1个设计工程师要配2-3个验证工程师，同时验证的时间也更长。”
第三，验证工具越来越多样化。“比如在芯片设计初期，采用数字仿真器一秒钟跑一个时钟周期，随着设计推进到下一阶段，我们需要更高的频率来覆盖更大的设计规模，这时我们需要采用不同的验证工具，原型验证系统一秒钟可以跑一百万个时钟周期，这样就快了一百万倍。再如，设计中的某个区块在很多测试用例下出现的bug特别多，此时就需要形式验证工具穷尽所有可能性去修复这些bug。因而一个设计在不同的场景下是需要多款验证工具来支撑的。”
只有解决验证上的复杂难题才能帮助国内芯片公司设计出具有国际竞争力的产品。此外，仅考虑多核是不够的，为了对芯片开发实现完整的EDA工具支撑，对于采用多Die结构的Chiplet，合见工软也在先进封装设计、板级设计领域进行了相应的布局。
实现新突破 彰显新价值
要实现国产EDA验证工具的突破，贺培鑫认为，最重要的是要在规模、性能和自动化层面全面提升。合见工软去年推出了FPGA原型验证系统，今年6月发布了UV APS全新功能升级版。
从规模上看，相比业界同类工具支持8-48颗FPGA容量，UV APS能够支持高达100颗VU19P FPGA的级联。
从性能上看，APS Compiler采用全路径的时序驱动（Timing Driven）分割技术，相比一般只考虑切面大小（Cut-size Driven）的分割技术，APS Compiler可以充分考虑到FPGA间的连线和时序路径之间的关系，通过采用TDM（时分复用）技术，识别并考虑每一根穿过FPGA的信号所在时钟域的频率，选择最佳的时分复用比例，优化FPGA之间的跳数，实现逻辑电路运行速度最快的结果，TDM的范围可以做到1-1024。
从自动化程度来看，对于FPGA不能支持的设计单元，比如多端口存储（Multi-port Memory）、多维数组、跨模块引用（XMR）、三态门（Tri-state）等，业界一些主流工具会要求用户修改RTL代码，而UV APS则可实现自动化转换。
贺培鑫谈到：“除此之外，还有很多值得探索的技术点。我们熟知的硬件仿真技术有基于FPGA和ASIC两种，后者的编译时间相对较快，因为ASIC只需要把RTL设计转换成处理器的指令；而前者的仿真运行速度更快，因为FPGA可以迅速启动Linux，且功耗小；ASIC通常需要采用水冷却的办法，价格昂贵，约为FPGA的四倍。因此，在设计不够成熟、规模较小的阶段，需要频繁迭代，ASIC原型验证技术由于其编译时间短，优势会更突出；在设计达到一定成熟度、规模较大的阶段，FPGA原型验证技术由于其仿真运行速度快，会更具优势。所以说没有哪一种技术具有全面的绝对性优势，我们需要继续探索更优化的方法，打磨更好的工具，以支持客户开发更高性能的产品。”
另外，要应对Chiplet在先进封装的挑战，打破在复杂多维空间系统级设计互连，实现数据的一致性和信号、电源、热、应力的完整性，合见工软在去年发布了先进封装协同设计环境之后，今年6月又推出了UVI功能增强版。
贺培鑫指出，此次发布的增强版首次真正意义上实现了系统级Sign-off功能，可在同一设计环境中导入多种格式的IC、Interposer、Package和PCB数据，支持全面的系统互连一致性检查（System-Level LVS），同时在检查效率、图形显示、灵活度与精度上都有大幅提升。
UVI能够基于物理、图形和数据等信息，根据不同应用需求，自动产生系统级互连关系网表、互连错误信息、网络断开类型及互连叠层信息等关键报告。这也使得其在处理大规模互连管脚数据时十分迅速，无论是命名一致性检查、链路通断检查还是管脚缺失互连检查，对于60万Pin的规模都可以在5秒内完成，并且可以支持一对多Pin的基于面积算法的互连检查。“开发人员利用UVI可以简化设计流程、提升工作效率、提高设计质量、精准定位设计错误，并覆盖所有节点和网络的检查。”
夯实产品技术 培养EDA人才
贺培鑫认为：“一款工具要获得市场认可是需要时间的，用户希望获得性能稳定的产品，因此我们在推出新工具的同时，还会在已发布的产品上做持续优化升级，和国内用户成为紧密的共赢伙伴，打造世界级芯片。业界主流的工具虽然相对比较成熟，但有一定的历史包袱，经过二三十年的迭代相当于是叠床架屋负重前行。合见工软可以基于最新的方法论从头打造产品，在这样的基础上做优化会更快，因此我们有信心赶上并超过业界成熟工具。”
围绕EDA产品路线，合见工软将在验证全流程领域持续发力，FPGA原型验证系统预计在年底前进一步提升性能，在硬件仿真器、调试领域加快布局；在先进封装设计领域，协同设计优化持续进阶。
在培养EDA人才方面，“合见工软的团队中有很多人在全球EDA领域打拼了二三十年，积累了很多前沿技术和行业实践经验，我们很希望把这些经验分享给国内热爱半导体行业的莘莘学子，为国内培养EDA专业人才。我非常愿意贡献自己的一份力量，帮助他们学习、快速成长，打造EDA更好的未来。”
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