赛昉科技联合合见工软实现国产一致性NoC IP与RISC-V核在大规模网络中的适配

2025年7月24日——中国RISC-V软硬件生态领导者赛昉科技与中国数字EDA/IP龙头企业上海合见工业软件集团有限公司（简称“合见工软”）共同宣布双方的突破性技术合作成果。

赛昉科技自主研发的一致性片上网络（NoC）IP——昉·星路-700（StarNoC-700）已成功适配赛昉科技昉·天枢（Dubhe）系列RISC-V处理器核心（Dubhe-70/83）。这一关键项目应用了合见工软的全场景验证硬件系统UniVista Unified Verification Hardware System (UVHS)，显著提升了众核RISC-V系统的验证规模和效率，为国产高性能算力芯片的开发提供了强有力的支撑。

一致性NoC IP是RISC-V技术落地高性能算力场景的核心要素，是面向高性能计算、AI、数据中心等场景处理器的核心基础IP。赛昉科技以一致性NoC IP为基础，并配合自研的高性能RISC-V CPU IP，构建了多核/众核片上网络算力子系统平台。合见工软始终致力于为国产芯片设计行业提供高性能自主可控EDA技术，助力开源RISC-V处理器的芯片创新与生态建设。

此次合作中，赛昉StarNoC-700 2X2 拓扑 + 3核 Dubhe RISC-V CPU设计，仅用时两周就成功部署在合见工软全场景验证硬件系统UVHS的硬件仿真加速平台上，并得益于UVHS硬件仿真Emulation模式下DUT时钟6.25M的性能，快速验证了NOC网络中的核间一致性、多核性能线性度以及带宽线性度，测试结果完全符合设计目标。未来双方将继续深入合作，扩大NoC规模及更多RISC-V核心，考虑扩展到3x3、4x4的NoC拓扑，核心数量也将上升到16/32/64的规模。同时考虑到SoC设计接口的复杂性，后续也会引入诸如PCIe5、MIPI2.0等更多的高速协议的速率适配器和XTOR及DDR5 MMK存储模型方案验证，推动 RISC-V技术创新并加快下一代产品技术的上市时间。

StarNoC-700一致性NoC IP：

采用 Ring/ Mesh 架构

采用 CHI.E 协议

分布式CCU节点，包含Snoop Filter & System Level Cache

支持与非一致性 AXI 组件/ 总线网络连接

支持灵活配置：用户通过参数自定义

一致性高性能总线网络Mesh NoC

低速控制网络 Control NoC

合见工软全场景硬件验证平台UVHS:

高性能算力支撑：原型验证模式性能高达20+MHz，硬件仿真模式性能高达10MHz

大规模系统级联：UVHS系统支持大系统级联，最多可以级联上百亿逻辑门的规模。目前已经在更多商用客户成功部署级联，实现了最大160片VU19P FPGA的级联，满足HPC超大系统规模验证的需求。对于赛昉未来的RISC-V大型系统扩展，UVHS系统可以完美满足需求。

丰富的高速接口和存储模型：UVHS提供了丰富的高速接口和存储模型方案，支持PCIe Gen5、MIPI CSI2/DSI2、Ethernet 1G-800G等多种接口，以及DDR5、DDR4、LPDDR5、LPDDR4、HBM3等存储模型，帮助用户快速搭建完整的全场景验证系统。

赛昉科技IP产品线总经理周杰表示：“赛昉科技StarNoC-700是首个适配RISC-V的国产mesh拓扑NoC IP，打破了国内在高端NoC IP领域对国外技术的依赖，标志着全国产RISC-V众核子系统实现技术闭环。合见工软UVHS产品的高扩展性和自动化分割能力为StarNoC-700与RISC-V的适配提供了硬件平台支撑，双方将携手为用户构建针对高性能应用场景需求的超大规模众核子系统网络。”

合见工软副总裁吴晓忠表示：“RISC-V凭借开源、灵活等特点，覆盖了从通用计算到专用领域的全场景需求，是国产智算生态中的重要突破方向，赛昉科技自研处理器及NOC IP是国产RISC-V技术在智算时代的突破创新的重要推动力。合见工软UVHS全场景硬件验证平台在赛昉科技RISC-V NoC IP和处理器系统中的应用，为其在多核算力系统搭建中大幅提升验证效率，助力处理器性能提升。基于合见工软在多家智算和HPC大芯片项目中的成功部署经验，我们期待持续赋能赛昉科技的技术创新，共同推动中国RISC-V生态体系建设，提供更智能高效的EDA解决方案。”