聊聊到底什么是τ定律-电子发烧友网

文章来源：Fab那些事

原文作者：Fab八级钳工

本文主要讲述“τ定律”。

后摩尔时代，晶体管数量的微缩速度无法再像过去一样，仍然保持每 18 个月翻一倍。

所以业界提出的一个重要解决思路就是进行3D化，当下成熟的工业应用是诸如3D 、2.5D、Bonding等方式。

先来回顾一下我们理解的传统Chiplet/Hybird Bonding, 主要是不同独立功能的子芯片进行混合键合，比如大家常言的HBM:

HBM用logic+DRAM的方式，通过先进封装的形式连接各个独立功能的芯片。

而我们常见的先进封装形式如CoWoS、InFo_PoP，也都是在保持各个子系统芯片的独立性基础上，进行系统级的整合。

另外如我们之前介绍过的CIS 芯片，目前在前照式FSI和背照式BSI的架构中，也在普遍使用堆叠的方法。

海思麒麟与巴龙的首席架构师黄勇，也针对此发表了自己的看法——“传统演进提供的微缩增长，已经无法满足越来越多的性能、功耗、集成度的需求，因此，在移动终端领域，我们必须在摩尔演进之外探索新的技术路径。在摩尔放缓的时代，从平面走向堆叠是重要的技术方向，产业界已经形成了一些成熟的技术方案，这些方案都在各自的应用场景取得了成功：

HBM 通过存储堆叠显著提升了带宽密度，CIS 堆叠实现了像素阵列和逻辑的分层优化，3D cache⁺则通过缓存堆叠提升了特定计算场景下的性能和能效。但是这些方案，大多属于相对固定的结构，以及粗颗粒度的堆叠方式，它们的互联密度、设计自由度和逻辑拆分能力仍然有限。”

划重点，互联密度、设计自由度、逻辑拆分能力。

到这里其实就已经能看出LogicFolding 与其他 3D 技术的核心区别：

上面是现有路线，下面是逻辑折叠的 IP 示例。简单来说一点，过去发展了几十年的芯片设计，几乎都是基于平面 IP 进行布局和封装，比如数码爱好者们最喜欢的 cpu dieshot 面积分析，一个 IP 一个区块，Arm IP 拿过来，不管用什么形式的封装，它都是一个区块一个 IP。

如果你不太好理解，我们以煎饼果子为例。

为了吃一口加肠加蛋加菜加一切的煎饼果子(SoC)，传统思路是在摊煎饼的时候分别在内部放入切开的香肠(logic)、薄脆(Memory)、蔬菜(others)。

在 IP 的细粒度设计时就基于 3D 布局，利用上下两层的结构，寻求逻辑链路的最短路径。同一个 IP 不再仅存于 2D 平面，同一个 IP分布在上下层两层平面，就相当于给芯片设计层面升维。3D 封装只是它的实现方式，而非它的设计核心，而其设计理念是韬(τ)定律，始终围绕着时间常数τ。

还用上面的煎饼果子为例，这次就可以在想吃的时候提前确认加料的多少，直接在制作开始就打散混合进面粉，然后一次煎成(可能影响口感，但是能量没少)。

到这里你应该能初步了解逻辑折叠与堆叠的区别了。

“逻辑折叠采用高密度的 wafer-to-wafer⁺，face-to-face hybrid bonding⁺键合和背面 TSV 技术，通过超高密度垂直互联，实现高效自由的逻辑设计.... 实现了良好的 HB 间距与顶层金属间距的扇出比，使细粒度的拆分成为可能，给设计带来了巨大的灵活性。借助细粒度的拆分，有效地缩短连线长度，大幅度降低了 RC 寄生，进而获得了显著的性能和功耗收益”。

“右下图是我们逻辑折叠以后的 SoC 架构图，折叠以后，上层 die(切割后的晶粒)和下层 die 不再有独立的模块子系统，而是上下层通过海量互联，形成模块子系统。上下层 die 不再是独立的单芯片，而是一个单芯片的不可分割的一部分，它还能比较方便地实现上下层 die 资源的均衡分配，充分有效的利用上下层 die 的面积....”

既然有了此前已经积累的一些堆叠技术，包括wafer-wafer，F2F HB以及背面TSV，有了技术制程，便可以拿出新的方案，也就是逻辑折叠。

逻辑折叠在工艺上会把堆叠时代的各个工艺手段继续推向更高的要求，包括平整度、对准的精确度、TSV的高深宽比、更大的应力挑战等等。

其实到这里，就是很多读者喷它是噱头的部分，因为到这里看起来还一直在说先进封装3D 堆叠的故事。

接下来便是此次华为的另一个重点——“τ定律”如何系统化实现。

目前业界并不存在一个现成的、能支持逻辑折叠思路的EDA设计软件——“逻辑折叠从概念走向真实芯片产品，它仍然面临一系列的系统挑战，这些挑战不仅来自于工艺制造的复杂度，也来自设计方法学和 EDA 工具的不成熟，或者说根本就没有现成可用的工具，应该需要很多年才会有完善好用的工具链，现在的工作必须在工具很不成熟的条件下完成”。

“设计流程和方法学是逻辑折叠遇到的最大挑战，从平面转向立体空间，不再有成熟的工具链支持.... 传统的 EDA 流程难以直接扩展到折叠空间，传统的设计流程通常默认设计对象主要在一个平面上，工具优化目标也是单 die 内的时序、功耗和布线拥塞。但逻辑折叠的设计对象，变成了多个垂直堆叠的 die，除了(单 die 内的)内部互联，还需要考虑多 die partitioning⁺(分区设计)、hybrid bonding 和 TSV 互联，跨 die 的时序路径、跨 die 的电源网络、跨 die 的热耦合等”。

所以什么是“τ 定律”， τ = RC 是电路基础方程，降低寄生 RC → 缩短传播时延 → 提升性能。