“韬（τ）定律” 真正的战场，在未来5-8年内

过去二十年，中国半导体在制造、设计、半导体设备等领域的技术上不断追赶国际先进企业。但在话语权上，“7nm、5nm、2nm”这些代表“先进制程”的数字，都还是基于“摩尔定律”的语言和规则。

今年5月25日，华为在上海 IEEE ISCAS 会议上提出“韬（τ）定律”，便是在摩尔定律逼近物理极限，全行业都在尝试新的方法提升芯片性能的时间节点上，倡导跳出“唯‘摩尔定律’论”的窠臼，用“时间常数 τ”替代“几何尺寸”，重新定义什么叫“先进”。

华为这次把论文递交 IEEE ISCAS，不仅是汇报技术进展，更是递交了一套新的评估标准，供各方评说。这是一场关于定义权的较量，也是一次迟早要来临的行业规则变革，“韬（τ）定律”只是为这一切，率先开了个头。

摩尔定律趋向“瓶颈”，全行业转身

为何华为提出“韬（τ）定律”后，引起了国内外的集中热议？因为这件事有两点“合适”——时间点合适、提出者的身份合适。

首先是时间点，摩尔定律是一条越走越窄的路，这是当下的行业共识。

如今先进制程“X nm”的含义已经变得模糊，不再代表晶体管的实际栅极长度。并且跨过28nm 这个“黄金制程节点”后，摩尔定律中：“晶体管数量翻倍，芯片性能翻倍，单位晶体管成本下降一半”的表述也同样失效。现状是制程越先进，单位成本越高，性能提升的比例越小。

先进制程领域中的“摩尔定律”像是鸠摩智练的“龙象般若功”，不仅每一层都比上一次更难练、耗时更久，并且练出的“十龙十象”之力也趋近于虚词。

所以在集成电路产业中，“摩尔定律”代表的“持续微缩晶体管栅极”的技术是产业的“右拳”——它重要，是行业的基石，但正在逼近极限。

而许多国际巨头也都意识到了这点，开始钻研各自“独家”的“左拳”技术——工程优化，如通过 Chiplet、3D 堆叠先进封装，来提升芯片性能、良率，并降低成本。台积电的 SoIC、英特尔的 Foveros、三星的 X-Cube 等都是此类技术。

华为提出“韬（τ）定律”，便是在芯片愈加复杂化、技术愈发综合化的关口，为芯片性能补充一套更综合的观察指标。

τ 在物理学中是“时间常数”符号。落到芯片里，τ 是信号从一端走到另一端所花的时间；落到系统里，τ 是数据在每一层之间流转、等待、同步、计算的总和。从晶体管到电路，从芯片到数据中心，每一层都有自己的 τ。

“韬（τ）定律”的逻辑很朴素：把每一层的 τ 都压短，最终依据芯片完成任务的总时间（τ）来衡量芯片性能。可以简单理解为：摩尔定律量的是芯片的精度，韬定律量的则是芯片的速度。

上面说的是“韬（τ）定律”的提出时间点合适，那为何说提出者的身份也合适呢？

因为中国大陆相比其他国际巨头，更早地遇到了摩尔定律的“瓶颈”

“右拳”摩尔定律，“左拳”工程优化

众所周知，7nm 以下的先进制程，需要依靠 EUV 光刻机。对于技术和设备受到限制的中国大陆来说，很早就在“摩尔定律”上体会到了被“卡脖子”的感受。

由于“右拳”被人为限制、封锁，所以大陆的集成电路企业在“左拳”下了更深的功夫。

最具代表性的样板，是长江存储。

早年的NAND也走”平面缩微”的老路，靠工艺节点把单元做得更小、更密。但在光刻机等设备受限的情况下，长江存储采用 3D-NAND 技术——不再苛求向小微缩，而是向上堆叠，将一层楼的存储单元，盖成几十层、几百层的高楼。

长江存储在2019年量产64层 3D NAND、2023年量产232层，跻身全球第二梯队，月产能从不足2万片爬到14万片，全球NAND份额从不足1%上升到超12%。

去年，三星电子通过与长江存储签署专利许可协议，获得其 3D NAND“混合键合”的专利许可，充分证明大陆企业在“左拳”上的技术已取得国际前列的认可。

而此次华为提出“韬（τ）定律”时，展示的“左拳”是“逻辑折叠”(LogicFolding)。它和 3D 堆叠的先进封装听起来相似，但其实是两套思路。

3D 封装是后道工艺。无论是台积电的 CoWoS、英特尔的 Foveros，都是把已经流片成型的几颗独立芯片在垂直方向上摞起来,通过硅通孔(TSV)互联——这项工艺核心是让芯片之间靠得更近。

逻辑折叠则是设计与前道工艺，作用对象包括了单颗 die 的内部——在画图纸时,就把原本铺平的逻辑门按信号路径切片重排,折到多个垂直堆叠的有源层中,层间用 1.5 微米间距的极短 TSV 直接打通——它的核心是缩短信号间的距离。

更要紧的差别在:3D 封装必须和最先进制程深度绑定——台积电的 CoWoS 就是为 N2(2nm)量身配套,离了最先进制程,收益大打折扣。

逻辑折叠则不依赖这条捆绑。华为在不改现有制程节点的情况下，仅靠设计层的创新，就把麒麟 2026 关键信号路径的走线长度缩短了 50%–80%。这便是在"右拳长期被锁"的处境下,经年累月打磨出的工程优化技术。

提出“韬（τ）定律”只是开始

自立一套定律，光说不行，得有人服。

IEEE 不会因为在台上说得动听就盖章，业界也不会因为 PPT 漂亮就跟着换坐标系。新定律要立得住，得拿出切实的成绩。

对于目前的成绩，何庭波团队自己讲得很克制：麒麟 2026 上的逻辑折叠，只在关键路径上选择性应用，混合键合间距 1.5μm，TSV 着陆仅比顶层金属向下推进一步。这份论文递交的是方法论的“首发样品”，不是一颗“全规模逻辑折叠”的成熟芯片。

这也是逻辑折叠真实的工程处境。

把它从“选择性应用”做到“全规模量产”，前面还隔着几座山：

首先是散热。逻辑折叠把电路压成多层有源层共存，单位面积发热密度跃升 5–10 倍，手机这种被动散热的场景，热墙抵到 500W 就近极限；

其次是EDA工具的限制。传统 EDA 是为 2D 平面布线设计的，3D 折叠需要的多层布局布线、跨层时序收敛、跨层电源完整性分析，国内外都还在补课；

最后，这项工艺仍在良率爬坡阶段。1.5μm 的混合键合间距已领先 TSMC SoIC 量产线，但全规模折叠要 3–4 层有源层共存，工艺良率还没爬到经济可量产那条线。

每一关都得靠 4–5 年的工程兑现，需要产业链上的许多企业通力协作。定律不是写在论文里就生效，是落在芯片里才作数。

所以“韬（τ）定律”只是开了个头，未来5-8年才是中国整个集成电路产业需要打一场硬仗的阶段

结语

回到开头那个判断——这是一场关于定义权的较量。

定义权从来不是哪一家公司能独自完成。摩尔定律之所以成为定律，不是因为戈登·摩尔在 1965 年画了那条直线，是因为之后六十年，从英特尔到台积电，从 ASML 到应用材料，整个半导体产业链一起把那条曲线走了出来。它先是一条工程路径，再是一种行业语言，最后才被叫做定律。

“韬（τ）定律”要走的这条路，摩尔定律走了六十年。后面的路还很长，但中国半导体已经第一次，开始尝试把“先进”两个字的定义权，握进自己手里。