拆解逻辑折叠技术：华为韬（τ）定律四层架构如何优化芯片性能？

5 月 25 日上海国际电路与系统研讨会上，华为半导体业务部总裁何庭波正式对外发表指导半导体产业发展的新原则——韬（τ）定律，并同步刊发配套学术论文。

核心背景：摩尔定律陷入瓶颈

过去近60年，全球半导体产业的升级迭代，主要依靠摩尔定律与登纳德规则推进。通过缩小晶体管尺寸、升级光刻制程等方式，持续提升芯片的晶体管密度和运行性能。

但这一发展模式从2005年开始逐步失灵。随着晶体管尺寸不断缩小，芯片漏电、发热问题愈发突出，行业普遍出现“暗硅”现象，大量晶体管无法同时高效运转，芯片的实际性能利用率大幅降低。

当制程进入7纳米以下先进制程阶段，行业发展瓶颈进一步凸显。单纯缩小芯片尺寸带来的性能提升持续减弱，线路信号延迟取代晶体管性能，成为限制芯片性能升级的核心因素。同时，先进制程的研发与制造成本指数级上涨，技术突破难度大增、商业化性价比持续降低，摩尔定律陷入物理性能与经济成本的双重困境。

叠加海外技术封锁，国内半导体企业无法获取海外顶尖代工与先进制程技术，行业迫切需要摆脱传统纳米制程的迭代模式，韬（τ）定律应运而生。

韬 （τ）定律核心内容

这是国内企业首次提出的半导体产业底层演进规则韬（τ）定律，跳出了沿用近60年以几何缩微为核心的传统发展逻辑与“只看制程纳米数值判定芯片性能”的单一评价习惯，转而以“时间(τ)缩微”替代“几何缩微”核心演进原则，打破摩尔定律固定迭代方式，按手机、自动驾驶、AI 等不同场景设置差异化迭代系数，精准匹配产业需求、减少资源浪费。

该定律从器件、电路、芯片、系统四大层级逐层优化，依托核心技术“逻辑折叠”，彻底摒弃了传统芯片的平面布线模式，通过3D堆叠与混合键合技术，重构芯片内部架构，纵向大幅缩短信号传输路径，从源头降低传统平面芯片信号延迟高、性能提升受限的问题。

1、器件层：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；

2、电路层：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

3、芯片层：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

4、系统层：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

目前，这项技术已经完成了六年量产落地验证，已有 381 款芯片实现量产。将在2026年秋季面世的麒麟芯片将率先采用逻辑折叠技术、后续华为昇腾 AI 芯片也将落地相关技术。按照华为的规划，预计2031年，依托韬（τ）定律与逻辑折叠技术，可让高端芯片晶体管密度对标1.4纳米制程的同等水平。

写在最后

从行业长远发展来看，韬定律是后摩尔时代最具落地性、实践性的技术演进方向之一。六年量产实践已经充分验证了这套技术体系的可行性与稳定性，为全球半导体产业突破瓶颈提供了中国方案。

但技术的规模化普及、生态的成熟完善无法依靠单一企业完成，后续需要半导体设备、材料、设计、制造、封测、软件服务等全产业链协同升级，共同攻克技术适配工艺优化、标准搭建等行业共性挑战。

未来，随着生态持续完善、技术不断迭代，韬定律将与摩尔定律协同发力，推动全球半导体产业摆脱制程内卷，迈入多元化、高质量、低成本的全新发展阶段，为国产半导体产业实现弯道超车提供核心动力。

审核编辑 黄宇