华为重磅发布"τ定律"，半导体迎来"中国规则"

5月25日，2026国际电路与系统研讨会在上海召开，华为董事、半导体业务部总裁何庭波正式发布韬（τ）定律，这是中国首次在全球半导体领域提出产业指导新原则。

半个多世纪以来，半导体行业遵循摩尔定律，靠“几何缩微——把晶体管越做越小提升性能。但如今，摩尔定律已逼近物理极限，3 纳米产线投资高达千亿元，成本红利消退。面对这一全球性难题，华为选择了一条全新的路径：以“时间缩微”替代“几何缩微”。

过去摩尔定律的核心是把晶体管做得更小、更密；而韬定律不执着于死磕尺寸，而是致力于压缩信号在芯片内部传输的时间。通俗来说，摩尔定律是把城市房子建小建密，韬定律则是修高架、优化交通，让信号“车流”跑得更快。它的目标，是系统性降低一个关键指标——τ。

τ在这里可以简单理解为一个系统完成关键动作所需要的“时间常数”。它可以是一个晶体管完成一次开关的时间，也可以是一条芯片内部线路传输信号的时间，还可以是AI数据中心里一批芯片协同完成一次任务的等待时间。τ越小，电路切换越快。

依托韬（τ）定律核心逻辑，华为创新研发逻辑折叠（LogicFolding）核心技术，搭建起覆盖器件、电路、芯片、系统的全维度、多层级协同优化体系，以系统性降低时间常数τ为核心目标，全方位推动芯片性能、能效与晶体管密度的持续迭代升级，各层级优化路径清晰明确。

器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

六年实践，华为已基于韬定律量产381款芯片。今年秋季，搭载逻辑折叠技术的全新麒麟芯片将面世，性能大幅跃升。按规划，到2031年，基于韬定律的高端芯片，晶体管密度将等效1.4纳米制程水平。

从跟跑到定义规则，韬定律不是对摩尔定律的颠覆，而是后摩尔时代的关键补充。它为全球半导体产业提供了一条不依赖极致制程、可持续演进的“中国路径”，也标志着中国半导体产业正从技术跟随者，向规则制定者跨越。