ADSP-2148x SHARC处理器：音频处理领域的强大之选

在电子工程领域，高性能的处理器对于实现复杂的音频处理任务至关重要。ADSP-2148x SHARC处理器凭借其卓越的性能和丰富的特性，成为了音频处理应用的理想选择。今天，我们就来深入了解一下这款处理器。

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处理器概述

ADSP-2148x是SIMD SHARC家族的一员，采用了ADI的超级哈佛架构。它与ADSP-2126x、ADSP-2136x等多种DSP在源代码层面兼容，并且在SISD模式下与第一代ADSP-2106x SHARC处理器也能兼容。这款处理器是32位/40位浮点处理器，针对高性能音频应用进行了优化，拥有大尺寸的片上SRAM、多条内部总线以消除I/O瓶颈，还有创新的数字应用接口（DAI）。

性能表现

从处理器基准测试数据来看，ADSP-2148x在不同算法上都展现出了出色的性能。例如，在400 MHz和450 MHz的时钟频率下，1024点复FFT（基4，带反转）的处理速度分别为23 μs和20.44 μs；FIR滤波器（每抽头）的处理时间分别为1.25 ns和1.1 ns。这些数据充分证明了它在音频处理方面的高效性。

产品特性

ADSP-2148x家族的不同产品在特性上有所差异。以ADSP-21483、ADSP-21486、ADSP-21487、ADSP-21488和ADSP-21489为例，它们在最大指令速率、RAM容量、ROM配置、音频解码器、PWM模块等方面各有特点。比如ADSP-21487和ADSP-21489的最大指令速率可达450 MHz，而ADSP-21483和ADSP-21486为400 MHz；ADSP-21486、ADSP-21487和ADSP-21489拥有5 Mbits的RAM，而ADSP-21483和部分ADSP-21488为3 Mbits。

核心架构

SIMD计算引擎

ADSP-2148x包含两个计算处理单元，作为单指令多数据（SIMD）引擎运行。这两个处理单元分别为PEX和PEY，每个单元都包含ALU、乘法器、移位器和寄存器文件。SIMD模式允许处理器在两个处理单元中执行相同的指令，但每个处理单元处理不同的数据，这种架构在执行数学密集型DSP算法时非常高效。同时，进入SIMD模式会使内存和处理单元之间的带宽翻倍，以满足计算操作的需求。

独立并行计算单元

每个处理单元内部都有一组计算单元，包括算术逻辑单元（ALU）、乘法器和移位器。这些单元能够在单个周期内执行所有操作，并且并行排列，从而最大限度地提高计算吞吐量。在SIMD模式下，并行的ALU和乘法器操作会在两个处理单元中同时发生。这些计算单元支持IEEE 32位单精度浮点、40位扩展精度浮点和32位定点数据格式。

定时器

处理器包含一个核心定时器，可生成周期性软件中断。该定时器可以配置为使用FLAG3作为定时器过期信号。

数据寄存器文件

每个处理单元都有一个通用数据寄存器文件，用于在计算单元和数据总线之间传输数据，并存储中间结果。这些10端口、32寄存器（16个主寄存器，16个辅助寄存器）的寄存器文件，结合处理器的增强哈佛架构，允许计算单元和内部内存之间无限制的数据流动。

上下文切换

处理器的许多寄存器都有辅助寄存器，在中断服务期间可以激活这些辅助寄存器以实现快速上下文切换。数据寄存器、DAG寄存器和乘法器结果寄存器都有辅助寄存器，主寄存器在复位时处于活动状态，而辅助寄存器由模式控制寄存器中的控制位激活。

通用寄存器

通用寄存器可用于通用任务。USTAT（4）寄存器允许对所有外设寄存器（控制/状态）进行简单的位操作，如设置、清除、切换、测试和异或。数据总线交换寄存器（PX）允许在64位PM数据总线和64位DM数据总线之间，或在40位寄存器文件和PM/DM数据总线之间传递数据。

单周期取指令和四个操作数

ADSP-2148x采用增强的哈佛架构，数据内存（DM）总线传输数据，程序内存（PM）总线传输指令和数据。通过独立的程序和数据内存总线以及片上指令缓存，处理器可以在单个周期内同时获取四个操作数（每个数据总线两个）和一个指令（从缓存中）。

指令缓存

处理器包含一个片上指令缓存，支持三总线操作，用于获取指令和四个数据值。缓存仅对那些取指令与PM总线数据访问冲突的指令进行缓存，这使得核心的循环操作（如数字滤波器的乘累加和FFT蝶形处理）能够全速执行。

数据地址生成器

两个数据地址生成器（DAGs）用于间接寻址和在硬件中实现循环数据缓冲区。循环缓冲区允许高效地编程延迟线和其他数字信号处理所需的数据结构，常用于数字滤波器和傅里叶变换。两个DAGs包含足够的寄存器，可创建多达32个循环缓冲区（16个主寄存器集，16个辅助寄存器集），并且能够自动处理地址指针的回绕，减少开销，提高性能，简化实现。

灵活的指令集

48位指令字可容纳各种并行操作，便于简洁编程。例如，处理器可以在两个处理单元中有条件地执行乘法、加法和减法操作，同时进行分支并从内存中获取多达四个32位值，所有这些操作都可以在一条指令中完成。

可变指令集架构（VISA）

除了支持以前SHARC处理器的标准48位指令外，ADSP-2148x还支持16位和32位的新指令。这种可变指令集架构（VISA）通过去除48位指令中的冗余/未使用位，创建更高效、更紧凑的代码。程序序列器支持从内部和外部SDRAM内存中获取这些16位和32位指令，但不支持异步内存接口（AMI）。要使用VISA功能，源模块需要使用VISA选项进行构建，以便代码生成工具能够创建更高效的操作码。

片上内存

不同型号的ADSP-2148x处理器在片上内存容量上有所不同。ADSP-21488汽车产品包含2 Mbits的内部RAM，ADSP-21483和部分ADSP-21488处理器包含3 Mbits的内部RAM，ADSP-21486、ADSP-21487和ADSP-21489处理器包含5 Mbits的内部RAM。每个内存块都支持核心处理器和I/O处理器的单周期独立访问。处理器的SRAM可以配置为多种不同字长的数据存储，并且支持16位浮点存储格式，通过单条指令即可实现32位浮点和16位浮点格式之间的转换。

ROM安全特性

ADSP-2148x具有ROM安全特性，通过防止对内部代码的未经授权读取来为用户软件代码提供硬件支持。使用此功能时，处理器不会从外部加载代码，而是仅从内部ROM执行。此外，处理器不能通过JTAG端口自由访问，每个客户将被分配一个唯一的64位密钥，必须通过JTAG或测试访问端口扫描该密钥，设备会忽略错误的密钥，只有在扫描正确的密钥后才能使用仿真功能。

片上内存带宽

内部内存架构允许程序同时对四个块中的任何一个进行四次访问（假设没有块冲突）。总带宽通过DMD和PMD总线（2 × 64位，CCLK速度）以及IOD0/1总线（2 × 32位，PCLK速度）实现。

外设架构

外部内存

外部端口接口支持通过核心和DMA访问外部内存，外部内存地址空间分为四个银行。每个银行可以编程为异步或同步内存，外部端口由异步内存接口（AMI）、SDRAM控制器和仲裁逻辑组成。AMI支持与SRAM、FLASH等设备通信，SDRAM控制器支持与标准SDRAM设备进行无缝接口，但ADSP-21486产品不具备SDRAM控制器功能。

外部端口

外部端口为各种行业标准内存设备提供高性能、无缝接口。176引脚LQFP封装的外部端口可通过其独立的内部内存控制器与同步和/或异步内存设备接口。

异步内存控制器

异步内存控制器为多达四个独立的内存银行或I/O设备提供可配置接口。每个银行可以独立编程不同的时序参数，从而能够连接到各种内存设备，如SRAM、闪存和EPROM，以及与标准内存控制线接口的I/O设备。

SDRAM控制器

SDRAM控制器为多达四个独立的行业标准SDRAM设备提供接口，速度可达(f_{SDCLK})。每个银行都有自己的内存选择线（MS0 - MS3），可以配置为包含4M字节到256M字节的内存。需要注意的是，该功能在ADSP-21486型号中不可用。

SIMD访问外部内存

处理器上的SDRAM控制器支持在64位EPD（外部端口数据总线）上进行SIMD访问，这使得在正常字空间（NW）中可以访问PEy单元上的互补寄存器，无需在数据位于外部SDRAM内存时显式访问互补寄存器。

VISA和ISA访问外部内存

ADSP-2148x处理器上的SDRAM控制器支持VISA代码操作，由于VISA指令经过压缩，因此可以减少内存负载。此外，总线取指也会减少，在最佳情况下，一次48位取指包含三条有效指令。同时，也支持传统ISA操作的代码执行，但无论使用VISA还是ISA，代码执行仅支持从银行0进行。

脉冲宽度调制（PWM）

PWM模块是一个灵活的、可编程的PWM波形发生器，可用于生成各种应用所需的开关模式，如电机和发动机控制或音频功率控制。它可以生成中心对齐或边缘对齐的PWM波形，并且可以在配对模式下生成两个输出的互补信号，或在非配对模式下生成独立信号。整个PWM模块有四组四个PWM输出，共生成16个PWM输出。

MediaLB

ADSP-2148x处理器的汽车型号具有MLB接口，允许处理器作为媒体本地总线设备运行。它支持3引脚和5引脚媒体本地总线协议，速度可达1024 FS（49.25 Mbits/sec，(FS = 48.1 kHz)），每个媒体本地总线帧最多支持31个逻辑通道和124字节的数据。

数字应用接口（DAI）

DAI允许各种外设连接到任何DAI引脚（DAI_P20 - 1），通过信号路由单元（SRU）进行连接。SRU是一个矩阵路由单元，允许在软件控制下互连DAI提供的外设，从而使DAI相关外设能够用于更广泛的应用。DAI包括八个串行端口、四个精密时钟发生器（PCG）、一个S/PDIF收发器、四个ASRC和一个输入数据端口（IDP）。

串行端口（SPORTs）

ADSP-2148x具有八个同步串行端口，为各种数字和混合信号外设提供低成本接口。这些串行端口由两条数据线、一个时钟和一个帧同步信号组成，数据线可以编程为发送或接收，每个数据线都有一个专用的DMA通道。串行端口可以支持多达16个发送或16个接收DMA通道的音频数据，或者四个每帧128通道的全双工TDM流。

S/PDIF兼容数字音频接收器/发送器

S/PDIF接收器/发送器没有单独的DMA通道，它接收串行格式的音频数据并将其转换为双相编码信号。串行数据输入可以格式化为左对齐、I2S或右对齐，字宽为16、18、20或24位。

异步采样率转换器（SRC）

异步采样率转换器包含四个SRC块，与AD1896 192 kHz立体声异步采样率转换器使用相同的核心，提供高达128 dB的SNR。SRC块可用于在独立立体声通道上执行同步或异步采样率转换，而无需使用内部处理器资源。四个SRC块也可以配置为一起工作，以转换多通道音频数据而不会出现相位失配。

输入数据端口（IDP）

IDP提供多达八个串行输入通道，每个通道都有自己的时钟、帧同步和数据输入。八个通道会自动复用到一个32位、深度为八的FIFO中，数据始终格式化为64位帧并分为两个32位字。串行协议设计用于接收I2S、左对齐样本对或右对齐模式的音频通道。此外，IDP还提供一个并行数据采集端口（PDAP），可用于接收并行数据。

精密时钟发生器（PCG）

PCG由四个单元组成，每个单元从时钟输入信号生成一对信号（时钟和帧同步）。这些单元在功能上相同且相互独立，生成的两个信号通常用作串行位时钟/帧同步对。PCG A和B的输出可以通过DAI引脚路由，PCG C和D的输出可以驱动到DAI以及DPI引脚。

数字外设接口（DPI）

ADSP-2148x SHARC处理器具有数字外设接口，提供与两个串行外设接口端口（SPI）、一个通用异步接收器 - 发送器（UART）、12个标志、一个2线接口（TWI）、三个PWM模块（PWM3 - 1）和两个通用定时器的连接。

串行外设（兼容）接口（SPI）

SPI是一种行业标准的同步串行链路，使SPI兼容端口能够与其他SPI兼容设备通信。它由两条数据线、一个设备选择引脚和一个时钟引脚组成，是一个全双工同步串行接口，支持主模式和从模式。SPI端口可以在多主环境中工作，通过与多达四个其他SPI兼容设备接口，既可以作为主设备也可以作为从设备。

UART端口

处理器提供一个全双工通用异步接收器 - 发送器（UART）端口，与PC标准UART完全兼容。UART端口为其他外设或主机提供简化的UART接口，支持全双工、DMA支持的串行数据异步传输。它还具有多处理器通信能力，使用9位地址检测，可通过RS - 485数据接口标准用于多点网络。

定时器

ADSP-2148x共有三个定时器：一个核心定时器可生成周期性软件中断，两个通用定时器可生成周期性中断，并可独立设置为三种模式之一：脉冲波形生成模式、脉冲宽度计数/捕获模式和外部事件看门狗模式。

2线接口端口（TWI）

TWI是一种双向2线串行总线，用于移动8位数据，同时符合I2C总线协议。TWI模块具有7位寻址、同时作为控制器和目标操作的能力、数字滤波和定时事件处理、100 kbps和400 kbps的数据速率以及低中断率等特点。

I/O处理器特性

DMA控制器

处理器的片上DMA控制器允许在无需处理器干预的情况下进行数据传输。DMA控制器独立于处理器核心运行，在核心同时执行程序指令时，DMA操作可以同时进行。DMA传输可以在ADSP-2148x的内部内存和其串行端口、SPI兼容端口、IDP、PDAP或UART之间进行。

延迟线DMA

处理器提供延迟线DMA功能，允许处理器以有限的核心交互对外部延迟线缓冲区（从而对外部内存）进行读写操作。

分散/聚集DMA

处理器提供分散/聚集DMA功能，允许处理器对非连续内存块进行DMA读写操作。

FFT加速器

FFT加速器实现了一个基2复数/实数输入、复数输出的FFT，无需核心干预，运行频率为外设时钟频率。

FIR加速器

FIR（有限脉冲响应）加速器由一个1024字的系数内存、一个1024字深的数据延迟线和四个MAC单元组成，由一个控制器管理，运行频率为外设时钟频率。

IIR加速器

IIR（无限脉冲响应）加速器由一个1440字的系数内存用于存储双二阶系数、一个数据内存用于存储中间数据和一个MAC单元组成，由一个控制器管理，运行频率为外设时钟频率。

看门狗定时器

看门狗定时器用于监督系统软件的稳定性。软件需要定期重新加载看门狗定时器，以防止定时器过期。如果定时器过期，则表明系统软件可能失控。32位看门狗定时器可以实现软件看门狗功能，通过在定时器过期时生成系统复位，将处理器强制进入已知状态，从而提高系统可靠性。需要注意的是，该功能仅在176引脚封装中可用。

系统设计

程序启动

ADSP-2148x的内部内存在系统上电时可以从8位EPROM通过外部端口、SPI主设备或SPI从设备启动。启动模式由176引脚封装的BOOT_CFG2 - 0引脚或100引脚封装的BOOT_CFG1 - 0引脚确定。

电源供应

处理器的内部（VDD_INT）和外部（VDD_EXT）电源供应有单独的连接。内部电源必须满足VDDINT规格，外部电源必须满足(V{DDEXT})规格，所有外部电源引脚必须连接到同一个电源。为了减少噪声耦合，PCB应使用(V{DD_INT})和GND的并行电源和接地平面。

静态电压缩放（SVS）

部分ADSP-2148x型号在VDD_INT电源上具有静态电压