深入剖析ADSP - 2136x SHARC处理器：高性能音频处理的理想之选

在当今电子技术飞速发展的时代，高性能处理器对于各类应用的重要性不言而喻。ADSP - 2136x SHARC处理器作为一款专为高性能音频处理优化的32位/40位浮点处理器，凭借其卓越的性能和丰富的功能，在音频处理、医疗成像、通信等众多领域展现出强大的竞争力。今天，我们就来深入剖析这款处理器，了解它的核心架构、外设特点以及相关的设计要点。

文件下载：ADSP-21363.pdf

一、处理器概述

ADSP - 2136x是SIMD SHARC系列DSP的一员，采用了ADI公司的Super Harvard架构。它与ADSP - 2126x、ADSP - 2116x DSP以及第一代ADSP - 2106x SHARC处理器在SISD模式下源代码兼容。该处理器专为高性能汽车音频应用进行了优化，拥有大量的片上SRAM和ROM、多个内部总线以消除I/O瓶颈，还配备了创新的数字音频接口（DAI）。

性能表现

在333 MHz的时钟频率下，ADSP - 2136x展现出了出色的性能。例如，在1024点复FFT（基4，带反转）算法中，仅需27.9 μs；FIR滤波器（每抽头）为1.5 ns；IIR滤波器（每双二阶）为6.0 ns等。这些数据充分证明了它在信号处理方面的高效性。

产品特性对比

ADSP - 2136x系列包含ADSP - 21362、ADSP - 21363、ADSP - 21364、ADSP - 21365和ADSP - 21366等型号，它们在RAM和ROM容量上均为3M bit和4M bit，但在音频解码器、PWM、S/PDIF、DTCP以及SRC SNR性能等方面存在差异。例如，ADSP - 21362和ADSP - 21365提供DTCP协议，而ADSP - 21363则没有S/PDIF和SRC功能。

二、核心架构

SIMD计算引擎

处理器包含两个计算处理单元，作为单指令多数据（SIMD）引擎运行。PEX始终处于活动状态，PEY可通过设置MODE1寄存器中的PEYEN模式位来启用。进入SIMD模式后，两个处理单元执行相同的指令，但处理不同的数据，这大大提高了数学密集型信号处理算法的执行效率。同时，进入SIMD模式也会使内存与处理单元之间的数据带宽翻倍。

独立并行计算单元

每个处理单元内部都有一组计算单元，包括算术逻辑单元（ALU）、乘法器和移位器。这些单元在单个周期内完成所有操作，并且三个单元并行排列，最大化了计算吞吐量。在SIMD模式下，并行的ALU和乘法器操作在两个处理单元中同时进行，支持IEEE 32位单精度浮点、40位扩展精度浮点和32位定点数据格式。

数据寄存器文件

每个处理单元都有一个通用数据寄存器文件，用于在计算单元和数据总线之间传输数据，并存储中间结果。这些10端口、32寄存器（16个主寄存器，16个辅助寄存器）的文件与ADSP - 2136x增强的哈佛架构相结合，实现了计算单元与内部内存之间无约束的数据流动。

上下文切换

处理器的许多寄存器都有辅助寄存器，可在中断服务期间激活，实现快速上下文切换。数据寄存器、DAG寄存器和乘法器结果寄存器都有辅助寄存器，主寄存器在复位时激活，辅助寄存器通过模式控制寄存器中的控制位激活。

通用寄存器

通用寄存器是通用目的寄存器。USTAT（4）寄存器允许对核心的所有系统寄存器（控制/状态）进行简单的位操作（设置、清除、切换、测试、异或）。数据总线交换寄存器（PX）允许在64位PM数据总线和64位DM数据总线之间，或在40位寄存器文件和PM/DM数据总线之间传递数据。

定时器

核心定时器可生成周期性软件中断，并可配置为使用FLAG3作为定时器过期信号。

单周期指令和四操作数获取

处理器采用增强的哈佛架构，数据内存（DM）总线传输数据，程序内存（PM）总线传输指令和数据。通过独立的程序和数据内存总线以及片上指令缓存，处理器可以在单个周期内同时获取四个操作数（每个数据总线两个）和一条指令（从缓存中）。

指令缓存

片上指令缓存支持三总线操作，用于获取一条指令和四个数据值。缓存是选择性的，仅缓存与PM总线数据访问冲突的指令，这使得核心循环操作（如数字滤波器乘累加和FFT蝶形处理）能够全速执行。

数据地址生成器

处理器的两个数据地址生成器（DAGs）用于间接寻址和在硬件中实现循环数据缓冲区。循环缓冲区允许高效编程数字信号处理中所需的延迟线和其他数据结构，常用于数字滤波器和傅里叶变换。两个DAGs包含足够的寄存器，可创建多达32个循环缓冲区（16个主寄存器集，16个辅助寄存器集），自动处理地址指针回绕，减少开销，提高性能并简化实现。

灵活的指令集

48位指令字可容纳各种并行操作，实现简洁编程。例如，处理器可以在两个处理单元中有条件地执行乘法、加法和减法，同时进行分支并从内存中获取多达四个32位值，所有这些都在一条指令中完成。

片上内存

处理器包含3M位的内部SRAM和4M位的内部ROM。每个块都可以配置为不同的代码和数据存储组合，支持核心处理器和I/O处理器的单周期独立访问。内存架构与独立的片上总线相结合，允许在单个周期内从核心进行两次数据传输，从I/O处理器进行一次数据传输。

ROM安全特性

处理器具有ROM安全功能，通过防止从内部代码进行未经授权的读取来保护用户软件代码。使用此功能时，处理器仅从内部ROM执行，不加载任何外部代码，并且需要通过JTAG或测试访问端口扫描唯一的64位密钥才能访问，错误的密钥将被忽略。

三、外设架构

并行端口

并行端口提供与SRAM和外围设备的接口。复用的地址和数据引脚（AD15 - 0）可访问8位设备（最多24位地址）或16位设备（最多16位地址），最大数据传输速率为fPCLK/4。DMA传输用于在内部内存和外围设备之间移动数据，通过并行端口寄存器的读写功能也可方便地访问核心。

串行外设接口（SPI）

处理器包含两个SPI端口，是行业标准的同步串行链路，支持主从模式，最大波特率为fPCLK/4。SPI端口可在多主环境中与多达四个其他SPI兼容设备通信，并且具有可编程的波特率、时钟相位和极性。

脉冲宽度调制（PWM）

PWM模块共有四个组，每组四个PWM输出，总共生成16个PWM输出。它是一个灵活的、可编程的PWM波形发生器，可生成中心对齐或边缘对齐的PWM波形，还可在成对模式下生成互补信号或在非成对模式下生成独立信号。在生成中心对齐的PWM波形时，可在单更新模式或双更新模式下运行。

数字音频接口（DAI）

DAI提供了将各种外围设备连接到DSP的DAI引脚的能力，通过信号路由单元（SRU）实现软件控制的外设互连。DAI包括六个串行端口、S/PDIF接收器/发射器、DTCP加密器、精密时钟发生器（PCG）、8通道异步采样率转换器（ASRC）、输入数据端口（IDP）、SPI端口、六个标志输出和六个标志输入以及三个定时器。

串行端口

处理器具有六个同步串行端口，可提供与各种数字和混合信号外围设备的低成本接口，如ADI的AD183x系列音频编解码器、ADC和DAC。串行端口由两条数据线、一个时钟和一个帧同步组成，最大运行速度为fPCLK/4，数据可通过专用DMA通道自动在片上内存和串行端口之间传输。串行端口可在标准DSP串行模式、多通道（TDM）模式、I²S模式和左对齐采样对模式下运行。

S/PDIF兼容数字音频接收器/发射器

S/PDIF发射器接收串行格式的音频数据，并将其转换为双相编码信号。串行数据输入可以是左对齐、I²S或右对齐，字宽为16、18、20或24位。

数字传输内容保护（DTCP）

DTCP规范定义了一种加密协议，用于保护音频娱乐内容在高性能数字总线上传输时不被非法复制、拦截和篡改。此功能仅在ADSP - 21362和ADSP - 21365处理器上可用，使用该功能需要通过DTLA进行授权。

内存到内存（MTM）

如果不使用DTCP模块，MTM DMA模块允许进行标准DMA的内部内存复制。

同步/异步采样率转换器（SRC）

SRC包含四个SRC块，与AD1896 192 kHz立体声异步采样率转换器使用相同的核心，可提供高达140 dB的SNR。SRC块可在独立立体声通道上执行同步或异步采样率转换，无需使用内部处理器资源，四个SRC块也可一起配置以转换多通道音频数据而不会出现相位失配。

输入数据端口（IDP）

IDP提供多达八个串行输入通道，每个通道都有自己的时钟、帧同步和数据输入。八个通道自动复用为一个32位×8深度的FIFO，数据始终格式化为64位帧，并分为两个32位字。

精密时钟发生器（PCG）

PCG由两个单元组成，每个单元从时钟输入信号生成一对信号（时钟和帧同步），两个单元功能相同且相互独立，生成的信号通常用作串行位时钟/帧同步对。

外设定时器

三个通用定时器可生成周期性中断，并可独立设置为脉冲波形生成模式、脉冲宽度计数/捕获模式或外部事件看门狗模式。每个定时器有一个双向引脚和四个寄存器来实现其操作模式。

四、I/O处理器特性

处理器的I/O提供多个DMA通道，并控制前面提到的大量外设。DMA控制器允许在不依赖处理器干预的情况下进行数据传输，独立于处理器核心运行，可在核心执行程序指令的同时进行DMA操作。DMA传输可在处理器的内部内存与串行端口、SPI端口、IDP、并行数据采集端口（PDAP）或并行端口之间进行。

五、系统设计

程序启动

处理器的内部内存可在系统上电时通过并行端口从8位EPROM、SPI主设备、SPI从设备或内部启动进行启动。启动模式由BOOT_CFG1 - 0引脚确定。

锁相环（PLL）

处理器使用片上锁相环（PLL）为核心生成内部时钟。上电时，CLK_CFG1 - 0引脚用于选择32:1、16:1和6:1的比率，启动后可通过软件控制选择其他比率。

电源供应

处理器有独立的内部（VDDINT）、外部（VDDEXT）和模拟（AVDD/AVSS）电源供应。内部和模拟电源对于K、B和Y等级型号需满足1.2 V要求，Y型号需满足1.0 V要求，外部电源需满足3.3 V要求。为了产生稳定的时钟，建议在PCB设计中为AVDD引脚使用外部滤波电路。

六、开发工具

ADI为其处理器提供了完整的软件和硬件开发工具，包括集成开发环境（如CrossCore® Embedded Studio和VisualDSP++®）、评估产品、仿真器和各种软件插件。

集成开发环境（IDEs）

CrossCore Embedded Studio基于EclipseTM框架，支持大多数ADI处理器系列，是未来处理器（包括多核设备）的首选IDE。VisualDSP++支持在CrossCore Embedded Studio发布之前推出的处理器系列，包括ADI的VDK实时操作系统和开源TCP/IP栈。

EZ - KIT Lite评估板

ADI提供各种EZ - KIT Lite评估板，包括处理器和关键外设，支持片上仿真功能以及其他评估和开发特性。此外，还有各种EZ - Extenders子卡，可提供额外的专用功能，如音频和视频处理。

软件插件

ADI提供的软件插件可与CrossCore Embedded Studio无缝集成，扩展其功能并减少开发时间。插件包括评估硬件的板级支持包、各种中间件包和算法模块。

七、引脚功能描述

文档详细列出了处理器的引脚定义，包括输入输出类型、复位前后的状态以及功能说明。输入分为同步和异步，未使用的输入除特定引脚外应连接到VDDEXT或GND。

八、规格参数

工作条件

文档给出了K、B、Y三个等级的工作条件，包括内部（核心）电源电压、模拟（PLL）电源电压、外部（I/O）电源电压、输入电压、结温等参数。

电气特性

包括高电平输出电压、低电平输出电压、高电平输入电流、低电平输入电流、三态泄漏电流等参数。

封装信息

处理器提供136球CSP_BGA和144引脚LQFP_EP封装，文档详细介绍了封装品牌信息、引脚配置和尺寸。

静电放电（ESD）注意事项

该处理器是ESD敏感设备，尽管具有专利或专有保护电路，但仍需采取适当的ESD预防措施，以避免性能下降或功能丧失。

最大功耗

可参考“Estimating Power for the ADSP - 21362 SHARC Processors”（EE - 277）工程师笔记获取详细的热和功率信息。

绝对最大额定值

列出了内部（核心）电源电压、模拟（PLL）电源电压、外部（I/O）电源电压、输入电压、输出电压摆幅、负载电容和结温等绝对最大额定值，超过这些值可能会对设备造成永久性损坏。

时序规格

包括核心时钟要求、电源启动时序、时钟输入、复位、中断、定时器、内存读写、串行端口、输入数据端口、并行数据采集端口、PWM、SRC、S/PDIF发射器和接收器、SPI接口以及JTAG测试访问端口等的时序规格。

输出驱动电流

文档给出了处理器输出驱动器的典型I - V特性曲线，展示了输出驱动器的电流驱动能力与输出电压的关系。

测试条件

交流信号规格（时序参数）在文档中详细列出，包括输出禁用时间、输出启用时间和电容负载等。时序测量基于信号在1.5 V电平的交叉点进行。

电容负载

输出延迟和保持基于标准电容负载（所有引脚30 pF），文档还展示了输出延迟和保持随负载电容的变化关系。

热特性

处理器在指定的温度范围内工作，文档提供了BGA和LQFP_EP封装的热特性参数，可用于计算设备在应用PCB上的结温。

九、总结

ADSP - 2136x SHARC处理器凭借其强大的核心架构、丰富的外设功能和出色的性能表现，为高性能音频处理及其他相关应用提供了一个优秀的解决方案。在设计过程中，工程师需要充分了解其各项特性和规格参数，合理选择开发工具，注意ESD防护和电源管理等方面的问题，以确保处理器能够稳定、高效地运行。同时，ADI提供的丰富开发资源也为工程师的开发工作提供了有力的支持。大家在实际应用中是否遇到过类似处理器的使用问题呢？欢迎在评论区分享交流。