Atmel AT17LV系列FPGA配置EEPROM的全面解析

在FPGA设计领域，配置存储器的选择至关重要。Atmel的AT17LV系列FPGA配置EEPROM为FPGA提供了一种简单易用且经济高效的配置解决方案。下面我们就来详细了解一下这个系列的产品。

文件下载：AT17LV010-10PU.pdf

一、产品概述

AT17LV系列包括AT17LV65、AT17LV128、AT17LV256、AT17LV512、AT17LV010、AT17LV002和AT17LV040等型号。不过需要注意的是，AT17LV65和AT17LV128不推荐用于新设计，已被AT17LV256取代。

这些EEPROM专门设计用于存储现场可编程门阵列（FPGA）的配置程序，支持3.3V和5.0V的工作电压应用，采用简单的串行访问程序来配置一个或多个FPGA设备。

产品特性

1. 多种存储容量：提供从65,536 x 1-bit到4,194,304 x 1-bit等多种存储容量选择，满足不同FPGA的配置需求。
2. 宽电压支持：支持3.3V和5.0V的工作电压，增强了产品的通用性。
3. 系统内可编程（ISP）：可通过2线总线进行系统内编程，方便快捷。
4. 低功耗：采用非常低功耗的CMOS EEPROM工艺，并且具有低功耗待机模式，降低了系统的整体功耗。
5. 高可靠性：具有100,000次的写入周期耐力，工业级部件在85°C下的数据保留时间可达90年。
6. 多种封装形式：提供6mm x 6mm x 1mm 8-lead LAP、8-lead PDIP、8-lead SOIC、20-lead PLCC、20-lead SOIC和44-lead TQFP等多种封装选项，方便不同应用场景的使用。

二、引脚配置与描述

引脚描述

Pin	描述
DATA	配置的三态数据输出。编程时为开漏双向引脚。
CLK	时钟输入。用于在读取和编程时递增内部地址和位计数器。
WP1	写保护（1）。用于在编程期间保护部分内存。默认情况下，由于内部下拉电阻而禁用。在FPGA加载操作期间不使用此输入引脚。仅在AT17LV512/010/002设备上可用。
RESET/OE	当SER_EN为高时，为复位（低电平有效）/输出使能（高电平有效）。RESET/OE上的低电平会同时复位地址和位计数器。高电平（CE为低）会使能数据输出驱动器。此输入的逻辑极性可编程为RESET/OE或RESET/OE。对于大多数应用，RESET应编程为低电平有效。
WP	仅在编程期间（SER_EN为低）的写保护输入（CE为低时）。当WP为低时，整个内存可以写入。当WP使能（高）时，内存的最低块不能写入。仅在AT17LV65、AT17LV128和AT17LV256上可用。
WP2	写保护（2）。用于在编程期间保护部分内存。默认情况下，由于内部下拉电阻而禁用。在FPGA加载操作期间不使用此输入引脚。仅在AT17LV512/010上可用。
CE	芯片使能输入（低电平有效）。低电平（OE为高）允许CLK递增地址计数器并使能数据输出驱动器。CE上的高电平会禁用地址和位计数器，并使设备进入低功耗待机模式。请注意，在两线串行编程模式（SER_EN为低）下，此引脚不会使能/禁用设备。
GND	接地。建议在VCC和GND之间使用0.2μF的去耦电容。
CEO	芯片使能输出（低电平有效）。当地址计数器达到其最大值时，此输出变为低电平。在AT17LV设备的菊花链中，一个设备的CEO引脚必须连接到链中下一个设备的CE输入。只要CE为低且OE为高，它将保持低电平。然后它将跟随CE，直到OE变为低电平；此后，CEO将保持高电平，直到再次读取整个EEPROM。AT17LV65不具备此CEO功能。
A2	设备选择输入，A2。用于在编程期间（即SER_EN为低时）使能（或选择）设备。A2有一个内部下拉电阻。
READY	开漏复位状态指示器。在加电复位期间驱动为低电平，加电完成后释放。使用此引脚时，建议使用4.7kΩ上拉电阻。
SER_EN	在FPGA加载操作期间必须保持高电平。将SER_EN拉低可启用两线串行编程模式。对于非ISP应用，SER_EN应连接到VCC。
VCC	电源。3.3V（±10%）和5.0V（±10%）电源引脚。

引脚配置

不同型号的AT17LV设备在不同封装下的引脚配置有所不同，具体可参考文档中的表格。例如，8-lead LAP封装的AT17LV65/128/256和AT17LV512/010/002/040的引脚配置就存在差异。

三、工作模式

FPGA主串行模式

在主模式下，FPGA会自动从外部存储器加载配置程序。AT17LV串行配置EEPROM设计为与主串行模式兼容。大多数FPGA设备可以直接控制整个配置过程，并从配置EEPROM中检索数据，无需外部智能控制器。

配置控制

• AT17LV配置器的DATA输出驱动FPGA设备的DIN。
• 主FPGA的CCLK输出驱动AT17LV配置器的CLK输入。
• 任何AT17LV配置器的CEO输出驱动级联EEPROM链中下一个配置器的CE输入。
• SER_EN必须连接到VCC（ISP期间除外）。
• READY引脚可作为设备复位状态的开漏指示器，在设备加电复位周期内驱动为低电平，周期完成后释放（三态）。

级联配置

对于多个FPGA以菊花链方式配置或需要更大配置内存的FPGA，级联配置器可提供额外的内存。当第一个配置器的最后一位被读取后，时钟信号会使该配置器的CEO输出为低电平，并禁用其DATA线驱动器。第二个配置器识别到其CE输入上的低电平后，会使能其DATA输出。配置完成后，如果每个配置器的RESET/OE被驱动到其有效（低）电平，则所有级联配置器的地址计数器将被复位。

复位极性编程

AT17LV配置器允许用户将复位极性编程为RESET/OE或RESET/OE，这一特性得到了行业标准编程器算法的支持。

编程模式

将SER_EN拉低可进入编程模式。在此模式下，芯片可通过2线串行总线进行编程，编程仅在VCC电源下进行，芯片内部会生成编程超电压。

待机模式

当CE被置为高电平时，AT17LV配置器进入低功耗待机模式。在该模式下，AT17LV65、AT17LV128或AT17LV256配置器在3.3V时的电流消耗小于50μA，AT17LV512/010为100μA，AT17LV002/040为200μA。输出无论OE输入状态如何，都保持高阻抗状态。

四、电气规格

绝对最大额定值

• 工作温度：-40°C至+85°C
• 存储温度：-65°C至+150°C
• 任何引脚相对于地的电压：-0.1V至VCC + 0.5V
• 电源电压（VCC）：-0.5V至+7.0V
• 最大焊接温度（10s @ 1/16 in.）：260°C
• ESD（RZAP = 1.5K，CZAP = 100pF）：2000V

工作条件

描述	3.3V		5.0V		单位
	最小	最大	最小	最大
VCC（工业级，相对于GND的电源电压，-40°C至+85°C）	3.0	3.6	4.5	5.5	V

DC特性

不同型号的AT17LV设备在3.3V和5.0V电源下的DC特性有所不同，包括高电平输入电压、低电平输入电压、高电平输出电压、低电平输出电压、电源电流等参数。

AC特性

在不同电源电压下，AT17LV设备的AC特性也有所差异，如OE到数据延迟、CE到数据延迟、CLK到数据延迟等。同时，在级联配置时，还有相应的AC特性参数。

热阻系数

不同封装类型的AT17LV设备具有不同的热阻系数，这对于散热设计非常重要。

五、订购信息

订购代码细节

订购代码包含了产品的多个信息，如产品系列、设备密度、封装选项、特殊引脚配置等。例如，AT17LV256A - 10PU，其中“17LV”表示FPGA EEPROM配置存储器产品系列，“256”表示设备密度为256 kilobit，“P”表示8P3（8-lead PDIP）封装。

具体订购信息

文档中提供了不同存储容量的AT17LV设备的具体订购代码、引脚镀层、封装、电压和工作范围等信息，方便用户根据需求进行选择。

六、封装信息

AT17LV系列提供多种封装形式，每种封装都有详细的尺寸和公差信息，包括8CN4（LAP）、8P3（PDIP）、8S1（SOIC）、20J（PLCC）、20S2（SOIC）和44A（TQFP）等。这些封装信息对于PCB设计和布局非常重要。

七、总结

Atmel的AT17LV系列FPGA配置EEPROM以其丰富的特性、多种封装选项和良好的电气性能，为FPGA设计提供了可靠的配置解决方案。在实际应用中，工程师需要根据具体的FPGA需求、系统电压、存储容量等因素来选择合适的型号和封装。同时，在设计过程中，要严格遵循电气规格和引脚配置要求，以确保系统的稳定性和可靠性。你在使用AT17LV系列产品时遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。