英特尔Arria V系列FPGA器件全面解析：特性、性能与应用考量

在当今高速发展的电子领域，FPGA（现场可编程门阵列）凭借其灵活性和可重构性，成为众多电子工程师的首选器件。英特尔的Arria V系列FPGA以其卓越的性能和丰富的特性，在通信、工业控制、数据中心等多个领域得到广泛应用。本文将深入剖析Arria V GX、GT、SX、ST以及GZ系列器件的关键特性、性能指标和配置要求，为电子工程师在设计过程中提供全面的参考。

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一、Arria V GX、GT、SX、ST器件概述

Arria V GX、GT、SX、ST器件提供商业和工业级版本，商业级有–C4（最快）、–C5和–C6速度等级，工业级则有–I3和–I5速度等级。其涵盖了丰富的功能，包括电气特性、开关特性、配置规格和I/O时序等方面。

1.1 电气特性

1.1.1 工作条件

• 绝对最大额定值：明确了器件的最大工作条件，如核心电压电源（(V_{CC})）范围为–0.50至1.43V等。超出这些范围可能导致器件永久性损坏，长时间在绝对最大额定值下工作也会对器件产生不利影响。
• 最大允许过冲和下冲电压：输入信号在转换过程中可能会出现过冲和下冲，文档详细规定了不同过冲电压下允许的持续时间占比。例如，过冲到4.00V的信号在器件寿命内只能占约15%的高电平时间。
• 推荐工作条件：列出了AC和DC参数的功能操作限制，包括核心电压、外围电路电源、配置引脚电源等的推荐电压范围。同时，对于不同速度等级的器件，其电源电压要求也有所不同。

1.1.2 DC特性

• 电源电流和功耗：英特尔提供了基于Excel的早期功率估算器（EPE）和Quartus Prime功率分析器两种工具来估算设计的功耗。EPE可在设计前提供器件功率的大致估算，而功率分析器则能在完成布局布线后，根据设计细节提供更准确的功率估算。
• I/O引脚泄漏电流：规定了输入引脚和三态I/O引脚的泄漏电流范围，确保器件在正常工作时的稳定性。
• 总线保持规格：详细列出了不同(V_{CCIO})电压下的总线保持参数，包括维持电流、过驱动电流和触发点等。
• OCT校准精度规格：如果启用片上终端（OCT）校准，校准会在电源开启时自动进行。文档给出了不同设置下的校准精度和无校准电阻容差规格，以及OCT在温度和电压变化后的变化情况。
• 引脚电容：明确了输入引脚、时钟输出/反馈引脚和(V_{REF})引脚的电容值。
• 热插拔规格：规定了每个I/O引脚的DC和AC电流最大值，以及收发器发射和接收引脚的DC电流最大值。
• 内部弱上拉电阻：除配置、测试和JTAG引脚外，所有I/O引脚都可选择启用弱上拉电阻，其阻值在不同(V_{CCIO})电压下均为25kΩ。

1.1.3 I/O标准规格

涵盖了单端I/O标准、单端SSTL、HSTL和HSUL I/O参考电压规格、单端SSTL、HSTL和HSUL I/O标准信号规格、差分SSTL I/O标准、差分HSTL和HSUL I/O标准以及差分I/O标准规格等多个方面，为工程师在设计不同I/O接口时提供了详细的参考。

1.2 开关特性

1.2.1 收发器性能规格

• 参考时钟规格：规定了不同速度等级下的参考时钟输入频率、上升时间、下降时间、占空比、峰 - 峰差分输入电压等参数，以及参考时钟的相噪和抖动要求。
• 收发器时钟规格：明确了固定时钟频率和重新配置控制器时钟频率。
• 接收器规格：列出了支持的I/O标准、数据速率、接收器引脚的绝对最大和最小电压、最大峰 - 峰差分输入电压、最小差分眼图开口等参数。
• 发射器规格：包括支持的I/O标准、数据速率、输出共模电压、差分片上终端电阻、内部差分对偏斜和跨收发器块发射器通道间偏斜等。
• CMU PLL规格：规定了支持的数据范围和PLL锁定时间等参数。
• 收发器 - FPGA结构接口规格：明确了接口速度的最小值。

1.2.2 核心性能规格

• 时钟树规格：给出了全局时钟、区域时钟和外围时钟的性能指标。
• PLL规格：详细列出了PLL的输入时钟频率、VCO工作范围、输出频率、占空比、锁定时间等参数。
• DSP块性能规格：不同模式下的DSP块乘法运算的最高频率。
• 内存块性能规格：为实现最大内存块性能，建议使用来自片上PLL的全局时钟路由，并设置为50%输出占空比。文档列出了不同内存类型和模式下的性能指标。
• 内部温度传感二极管规格：规定了温度范围、精度、采样率、转换时间和分辨率等参数。

1.2.3 外围性能

• 高速I/O规格：包括输入和输出时钟频率、数据速率、抖动、占空比、上升和下降时间、通道间偏斜等参数。
• DPA锁定时间规格：不同标准下的训练模式和数据转换次数，以及DPA锁定时间。
• LVDS软 - CDR/DPA正弦抖动容限规格：给出了不同数据速率下的正弦抖动容限和抖动掩码值。
• DLL频率范围规格：规定了DLL的工作频率范围。
• DQS逻辑块规格：包括DQS相移误差规格和DQS相位偏移延迟每设置值。
• 内存输出时钟抖动规格：明确了不同时钟网络下的时钟周期抖动、周期 - 周期抖动和占空比抖动。
• OCT校准块规格：规定了OCT校准块所需的时钟、校准周期数、代码移出周期数和切换时间。
• 占空比失真（DCD）规格：给出了I/O引脚的最坏情况DCD。

1.2.4 HPS规格

• HPS时钟性能：列出了微处理器单元时钟、L3/L4互连时钟和用户时钟的频率。
• HPS PLL规格：包括VCO频率范围、输入时钟范围和输入抖动。
• Quad SPI闪存时序特性：规定了时钟频率、时钟周期、占空比、输出延迟和数据有效时间等参数。
• SPI时序特性：包括主模式和从模式下的时钟周期、设置时间、保持时间、输出延迟等参数。
• SD/MMC时序特性：明确了时钟周期、占空比、输出延迟、设置时间和保持时间等参数。
• USB时序特性：规定了时钟周期、输出延迟、设置时间和保持时间等参数。
• 以太网媒体访问控制器（EMAC）时序特性：包括RGMII TX和RX的时钟周期、占空比、输出数据延迟、设置时间和保持时间等参数。
• (I^{2}C)时序特性：列出了标准模式和快速模式下的时钟周期、高时间、低时间、设置时间、保持时间和输出数据延迟等参数。
• NAND时序特性：规定了写使能脉冲宽度、读使能脉冲宽度、设置时间和保持时间等参数。
• Arm跟踪时序特性：明确了时钟周期、占空比和输出数据延迟等参数。
• UART接口：最大UART波特率为6.25兆符号每秒。
• GPIO接口：最小可检测的通用I/O（GPIO）脉冲宽度为2μs。
• HPS JTAG时序规格：规定了TCK时钟周期、高时间、低时间、设置时间、保持时间和时钟到输出时间等参数。

1.3 配置规格

• POR规格：给出了快速和标准POR延迟的最小值和最大值。
• FPGA JTAG配置时序：规定了JTAG时钟周期、高时间、低时间、设置时间、保持时间和时钟到输出时间等参数。
• FPP配置时序：根据是否启用加密和压缩功能，FPP配置需要不同的DCLK - DATA[]比率。文档详细列出了不同比率下的时序参数。
• 主动串行（AS）配置时序：规定了DCLK下降沿到输出的时间、数据设置时间和保持时间等参数。
• DCLK频率规格：列出了AS配置方案中DCLK的频率范围。
• 被动串行（PS）配置时序：与FPP配置时序类似，规定了相关的时序参数。
• 初始化：给出了初始化时钟源选项和最大频率，以及所需的最小时钟周期数。
• 配置文件：列出了不同变体和成员代码的未压缩.rbf文件大小，可用于设计编译前的文件大小估算。
• 最小配置时间估算：根据配置.rbf文件大小，估算了不同配置方案下的最小配置时间。
• 远程系统升级：规定了远程系统升级电路的时序规格。
• 用户看门狗内部振荡器频率规格：给出了用户看门狗内部振荡器的频率范围。

1.4 I/O时序

英特尔提供了基于Excel的I/O时序和Quartus Prime时序分析器两种方法来确定I/O时序。前者可在设计FPGA前提供引脚时序性能估算，后者则能在完成布局布线后提供更准确的I/O时序数据。同时，文档还给出了可编程IOE延迟和可编程输出缓冲器延迟的规格。

二、Arria V GZ器件概述

Arria V GZ器件同样提供商业和工业温度等级，商业级有–3（最快）和–4核心速度等级，工业级有–3L和–4核心速度等级，收发器速度等级为–2和–3。

2.1 电气特性

2.1.1 工作条件

• 绝对最大额定值：规定了核心电压、可编程功率技术电源、配置引脚电源等的最大工作条件。
• 最大允许过冲和下冲电压：与Arria V GX、GT、SX、ST器件类似，规定了不同过冲电压下的允许持续时间占比。
• 推荐工作条件：列出了核心电压、可编程功率技术电源、辅助电源等的推荐电压范围，以及工作结温、电源斜坡时间等参数。
• 推荐收发器电源工作条件：根据不同的工作条件，规定了收发器各部分电源的电压范围。
• 收发器电源要求：根据数据速率、是否使用DFE等条件，给出了不同的电源电压要求。

2.1.2 DC特性

• 电源电流：通过早期功率估算器（EPE）估算设计的电源电流。
• 功耗：使用EPE和Quartus Prime功率分析器估算功耗。
• I/O引脚泄漏电流：规定了输入引脚和三态I/O引脚的泄漏电流范围。
• 总线保持规格：列出了不同(V_{CCIO})电压下的总线保持参数。
• OCT规格：包括OCT校准精度规格、无校准电阻容差规格和OCT在温度和电压变化后的变化情况。
• 引脚电容：明确了输入引脚和时钟输出/反馈引脚的电容值。
• 热插拔规格：规定了每个I/O引脚和收发器引脚的DC和AC电流最大值。
• 内部弱上拉电阻：除配置、测试和JTAG引脚外，所有I/O引脚可选择启用弱上拉电阻，JTAG TCK引脚有内部弱下拉电阻。

2.1.3 I/O标准规格

与Arria V GX、GT、SX、ST器件类似，涵盖了单端I/O标准、单端SSTL、HSTL和HSUL I/O参考电压规格、单端SSTL、HSTL和HSUL I/O标准信号规格、差分SSTL I/O标准、差分HSTL和HSUL I/O标准以及差分I/O标准规格等多个方面。

2.2 开关特性

2.2.1 收发器性能规格

• 参考时钟：规定了不同速度等级下的参考时钟输入频率、上升时间、下降时间、占空比、峰 - 峰差分输入电压等参数，以及参考时钟的相噪和抖动要求。
• 收发器时钟：明确了固定时钟频率和重新配置时钟频率。
• 接收器：列出了支持的I/O标准、数据速率、接收器引脚的绝对最大和最小电压、最大峰 - 峰差分输入电压、最小差分眼图开口等参数。
• 发射器：包括支持的I/O标准、数据速率、输出共模电压、差分片上终端电阻、内部差分对偏斜和跨收发器块发射器通道间偏斜等。
• CMU PLL：规定了支持的数据范围和PLL锁定时间等参数。
• ATX PLL：给出了支持的数据速率范围、PLL掉电脉冲宽度和锁定时间等参数。
• 分数PLL：规定了支持的数据范围、PLL掉电脉冲宽度和锁定时间等参数。
• 时钟网络数据速率：列出了不同时钟网络在非绑定模式和绑定模式下的最大数据速率。
• 标准PCS数据速率：根据不同的模式和速度等级，给出了标准PCS的近似最大数据速率。
• 10G PCS数据速率：同样根据不同的模式和速度等级，给出了10G PCS的近似最大数据速率。
• 典型(V_{OD})设置：列出了不同(V_{OD})设置对应的电压值。

2.2.2 核心性能规格

• 时钟树规格：给出了全局和区域时钟、外围时钟的性能指标。
• PLL规格：详细列出了PLL的输入时钟频率、VCO工作范围、输出频率、占空比、锁定时间等参数。
• DSP块规格：不同模式下的DSP块乘法运算的最高频率。
• 内存块规格：为实现最大内存块性能，建议使用来自片上PLL的全局时钟路由，并设置为50%输出占空比。文档列出了不同内存类型和模式下的性能指标。
• 温度传感二极管规格：规定了内部和外部温度传感二极管的参数，包括温度范围、精度、采样率、转换时间和分辨率等。

2.2.3 外围性能

• 高速I/O规格：包括高速时钟规格、发射器和接收器的高速I/O规格、DPA模式、软CDR模式和非DPA模式下的高速I/O规格。
• DLL范围规格：规定了DLL的工作频率范围。
• DQS逻辑块规格：包括DQS相位偏移延迟每设置值和DQS相移误差规格。
• 内存输出时钟抖动规格：明确了不同时钟网络下的时钟周期抖动、周期 - 周期抖动和占空比抖动。
• OCT校准块规格：规定了OCT校准块所需的时钟、校准周期数、代码移出周期数和切换时间。
• 占空比失真（DCD）规格：给出了I/O引脚的最坏情况DCD。

2.3 配置规格

• POR规格：给出了快速和标准POR延迟的最小值和最大值。
• JTAG配置规格：规定了JTAG时钟周期、高时间、低时间、设置时间、保持时间和时钟到输出时间等参数。
• 快速被动并行（FPP）配置时序：根据是否启用加密和压缩功能，FPP配置需要不同的DCLK - DATA[]比率。文档详细列出了不同比率下的时序参数。
• 主动串行配置时序：规定了DCLK下降沿到输出的时间、数据设置时间和保持时间等参数。
• 被动串行配置时序：与FPP配置时序类似，规定了相关的时序参数。
• 初始化：给出了初始化时钟源选项和最大频率，以及所需的最小时钟周期数。
• 配置文件：列出了不同变体和成员代码的未压缩.rbf文件大小，可用于设计编译前的文件大小估算。
• 最小配置时间估算：根据配置.rbf文件大小，估算了不同配置方案下的最小配置时间。
• 远程系统升级电路时序规格：规定了远程系统升级电路的时序参数。
• 用户看门狗内部振荡器频率规格：给出了用户看门狗内部振荡器的频率范围。

2.4 I/O时序

与Arria V GX、GT、SX、ST器件类似，英特尔提供了基于Excel的I/O时序和Quartus Prime时序分析器两种方法来确定I/O时序。同时，文档还给出了可编程IOE延迟和可编程输出缓冲器延迟的规格。

三、总结与应用建议

英特尔Arria V系列FPGA器件以其强大的功能和卓越的性能，为电子工程师提供了丰富的选择。在设计过程中，工程师需要根据具体的应用需求，综合考虑器件的电气特性、开关特性、配置规格和I/O时序等因素。

3.1 电源设计

• 严格按照推荐工作条件选择电源电压，确保电源斜坡时间符合要求。对于收发器电源，要根据数据速率和功能使用情况选择合适的电压。
• 考虑电源的动态公差要求，可参考PDN工具进行额外的预算规划。

3.2