5nm测试芯片良率达标 台积电计划2020年上半投入量产

12月12日（北京时间），台积电（TSMC）在IEEE IEDM会议上，发表了一篇论文，概述了其5nm工艺所取得的初步成果。对于目前正在使用N7或N7P流程的客户，此流程将是下一步，因为它在两者之间共享一些设计规则。新的N5工艺将提供7nm变体以上的完整节点增加，并在10层以上的层中广泛使用EUV技术，从而减少了7nm以上的生产总步骤。新的5nm工艺还采用了台积电的下一代FinFET技术。

芯片命名

公开资料显示，台积电5nm EUV工艺可提供整体逻辑密度增加约1.84倍，功率增益提高15％或功率降低30％的整体产品。当前的测试芯片具有256 Mb的SRAM和一些逻辑，平均收益率为80％，峰值为90％以上，尽管可以缩小到现代移动芯片的大小，但收益率要低得多。该技术目前处于风险生产中，计划于2020年上半年投入量产。这意味着基于5nm的芯片应在2020年下半年准备就绪。

使用密集库时，TSMC的7nm工艺目前每平方毫米（mTr / mm2）仅生产1亿个晶体管，约为96.27 mTr / mm2。这意味着新的5nm工艺应为177.14 mTr / mm2。

产量明细

作为任何风险生产的一部分，制造厂会生产大量测试芯片，以验证过程是否按预期进行。对于5nm，TSMC公开了两种芯片：一种基于SRAM，另一种则结合了SRAM，逻辑和IO。

对于SRAM芯片，TSMC展示了它同时具有大电流（HC）和高密度（HD）SRAM单元，其尺寸分别为25000 nm 2和21000 nm 2。台积电正在积极推广其HD SRAM单元，这是有史以来最小的。

对于组合芯片，TSMC表示该芯片包含30％SRAM，60％逻辑（CPU / GPU）和10％IO。该芯片中包含256兆位的SRAM，这意味着我们可以计算大小。256 Mbit SRAM单元（在21000 nm 2处）的管芯面积为5.376 mm 2。台积电表示，该芯片不包含自修复电路，这意味着我们无需添加额外的晶体管即可实现这一功能。如果SRAM是芯片的30％，则整个芯片应为17.92 mm 2左右。

对于该芯片，台积电公布的平均良率约为80％，每片晶圆的峰值良率大于90％。了解了良率和芯片尺寸后，我们可以转到一个普通的在线每芯片晶圆计算器来推断缺陷率。为简单起见，我们假设芯片是正方形的，我们可以调整缺陷率以等于80％的良率。使用计算器，一个300 mm的晶片具有17.92 mm 2的管芯，每个晶片将产生3252个管芯。80％的成品率将意味着每个晶圆2602个良好的管芯，这对应于每平方厘米1.271个缺陷率。