​CXL与JEDEC携手将给内存行业带来新的转机

两大联盟携手会带来怎样的行业变局？

JEDEC 固态技术协会 和 Compute Express Link  (CXL)联盟今天宣布签署合作备忘录，正式确定两个组织之间的合作。该协议概述了一个联合工作组的形成，以提供一个促进信息、要求、建议和请求的交流和共享的论坛，目的是这种信息交流将有助于每个组织制定的标准相互增强。

CXL 联盟总裁 Siamak Tavallaei 表示：“JEDEC 和 CXL 联盟之间的合作备忘录将建立一个持续沟通的框架，以协调两个组织之间的未来努力。联合工作组将就外形尺寸、管理、安全以及 DRAM 和其他内存技术的有用解决方案展开合作。”

JEDEC 主席 Mian Quddus表示“在数十家行业领先公司的支持下，此次合作将帮助两个组织优化我们各自标准的开发，并将支持 JEDEC 目前专注于创建针对 CXL 连接的内存模块和组件的精选标准。”

CXL联盟：CXL技术

CXL是英特尔推出的标准。在2019年，英特尔推出了CXL。CXL是高度中央处理器到设备和CPU到内存链接的开放标准。其推出的目的在于简化加速器和内存扩展的互连和可扩展性。CXL联盟的创始成员包括：英特尔、阿里巴巴、华为、思科、facebook、谷歌、惠普和微软等。 在三年内，CXL合并了Gen-Z联盟，还扩展出超过165个成员，几乎涵盖了所有主要的CPU、GPU、内存、存储和网络设备制造商。CXL的成员数量大大超过了其他一致的互连标准，如CCIX和Open CAPI。

JEDEC联盟：DDR技术

JEDEC固态技术协会（JEDEC Solid State Technology Association）是固态及半导体工业界的一个标准化组织，它由约300家公司成员组成，约3300名技术人员通过50个不同的委员会运作，制定固态电子方面的工业标准。

JEDEC于2020年7月发布了JESD79-5 DDR5 SDRAM 标准，并于 2021 年 10 月发布了更新版 JESD79-5A。该标准满足了密集型云和企业数据中心应用驱动的需求，为开发人员提供了两倍的性能并大大提高了电源效率。

CXL+DDR=？

CXL利用PCIe 5.0 物理层基础架构和 PCIe 替代协议来满足高性能计算工作负载的需求。系统实施者传统上寻求主机处理器支持更多并行 DDR 接口，以解决计算内存带宽和容量需求的增加。由于每个 CPU 插槽可用的 DDR 接口数量有限，许多应用程序的内存带宽需求增长速度快于可用内存带宽。这导致带宽限制和每个 CPU 内核的内存延迟增加。与具有 380 个引脚的 DDR5 接口提供 32GB/s 带宽相比，CXL 内存控制器可以提供相同或更高的带宽，利用 x8 或 x16 CXL 通道分别提供 32GB/s 或 64GB/s 带宽。CXL 串行连接存储器可用于缓解当今解决方案的带宽限制。

使用并行内存解决方案的传统服务器架构无法很好地提供灵活性来解决不同应用程序工作负载的不同内存和带宽需求。今天的主机处理器（CPU、GPU 和 SoC）被锁定到特定的内存接口类型。CXL 通过利用主机处理器上可用的 PCIe 通道连接到各种内存接口来实现内存介质独立性。CXL 内存控制器可以设计为支持不同的内存类型，例如 DDR4、DDR5 甚至持久内存或存储类内存，以解决不同的应用程序工作负载和成本要求。

并行内存 DIMM 也带来了挑战，因为它们不能提供精细的容量粒度。服务器的容量可能超过应用程序所需的容量，导致由于未使用的内存容量而导致更高的成本。CXL 内存控制器提供的灵活性为提供比传统 DIMM 更精细的容量粒度提供了选择，允许系统实施者调整内存容量以适应其应用并降低成本。此外，新的 CXL 实现可能会实现新的外形尺寸，包括 CXL 内存模块和内存驱动器。

存储器容量和带宽方面的需求得不到满足，正在推动现有存储器技术突破藩篱。由于现有常规 DRAM 设计的局限，使存储器容量的扩展难以突破既定量级，因此需要全新的存储器接口技术。此外，人工智能和大数据的兴起推动了异构计算的潮流，多个不同类型的处理器能够并行处理大量数据。CXL的一个重要优势是将内存带宽和/或容量扩展到主机处理器的原生 DDR 内存通道允许的范围之外。此前数据中心的业内人士就表示期望 CXL 端点设备具有本地 DDR 内存控制器。此前，三星推出了“业界第一个支持新的CXL互连标准的同时集成三星的DDR5技术的内存扩展器。

而通过本次与JEDEC在DDR方面取得合作将给内存行业带来新的转机。

编辑：黄飞