如何用vcs+verdi仿真Verilog文件并查看波形呢？

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。

源文件内容如下：

//adder.v
moduleadder(
inputclk,
inputrst,
input[9:0]A,
input[9:0]B,
outputreg[10:0]C
);

always@(posedgeclk)begin
if(rst)
C<= #`FFD 'b0;
    else
        C <= #`FFD A + B;
end

endmodule

我们再定义一个宏定义的文件：

//macro_define.sv
`defineFFD1ns

我们需要再定义一个testbench文件：

//test.sv
moduletest;

regclk;
regrst;
reg[9:0]A;
reg[9:0]B;
wire[10:0]C;

initialbegin
rst=1;
A=0;
B=0;
#1us;
rst=0;
#1us;
A=10'd100;
B=10'd200;
#1us;
A=10'd300;
B=10'd400;
#20us;
$finish;
end

initialbegin
clk=0;
forever#10nsclk<= ~clk;
end

adder add_inst(
    .clk(clk),
    .rst(rst),
    .A(A),
    .B(B),
    .C(C)
);

`ifdef DUMP_FSDB
    initial begin 
                $fsdbDumpfile("tb.fsdb");
        $fsdbDumpvars("+all");

        //string testname;
        //if($value$plusargs("TESTNAME=%s", testname)) begin
        //    $fsdbDumpfile({testname, "_sim_dir/", testname, ".fsdb"});
        //end else begin
        //    $fsdbDumpfile("tb.fsdb");
        //end
    end 
`endif 

endmodule

再定义一个filelist文件：dut.f

./macro_define.sv
./adder.v
./test.sv

最后就是需要一个Makefile文件了：

#!/bin/make
all:compsim

comp:
vcs-full64-timescale=1ns/1ps-V-R-sverilog
-debug_access+all+vc+v2k-kdb
-lvcs.log
-fdut.f+define+DUMP_FSDB=1
-toptest

sim:
./simv-lsimv.log

clean:
rm-rf*~corecsrcsimv*vc_hdrs.hucli.keyurg**.lognovas.**.fsdb*verdiLog64*DVEfiles*.vpd

总的文件如下：

执行make all：

跑完后如下：

生成的文件如下：

用verdi打开波形：verdi -ssf tb.fsdb

可以看到波形如下：

审核编辑：刘清