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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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FPGA之Verilog点灯小程序

首先个人用的是QuartusII11.0，开发板用的是CycloneIV的EP4CE6E22C8N芯片。

2023-12-25 标签：fpga led灯 Verilog 784 0

国外大学的FPGA开发项目盘点

据我了解，目前国内很多大学是没有开设FPGA相关课程的，所以很多同学都是自学，但是自学需要一定的目标和项目，今天我们就去看看常春藤盟校Cornell U...

2023-12-22 标签：fpga Verilog 422 0

Verilog实现DDS正弦波发生器

DDS 同 DSP（数字信号处理）一样，是一项关键的数字化技术。DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的...

2023-12-22 标签：合成器正弦波发生器 Verilog 470 0

找verilog bug的利器—notepad++介绍

相信大家写verilog代码的时候，都会用到notepad++，大家也知道notepad++可以和vivado关联使用，这样写起工程代码的时候，调试很方便。

2023-12-21 标签：Verilog Vivado 596 0

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC...

2023-12-18 标签：芯片仿真 Verilog 494 0

Fpga Verilog SDRAM模块—单字读写案例

笔者与SDRAM有段不短的孽缘，它作为冤魂日夜不断纠缠笔者。笔者尝试过许多方法将其退散，不过屡试屡败的笔者，最终心情像橘子一样橙。

2023-12-15 标签：fpga SDRAM Verilog 718 0

IC设计：Verilog是如何实现RR轮询调度的？

在设计中，我们经常会用到RR（Round-Robin,RR）轮询调度，用于保证在一个时间段内的多个请求信号都能得到公平响应。

2023-12-13 标签：寄存器 IC设计 Verilog 888 0

verilog中数据的符号属性（有符号数和无符号数）探究根源

为了省流，还是先甩结论。有符号数和无符号数的最本质区别就是：符号位的识别和高位拓展。除此之外，另一个区别就是从人的角度如何如何读这个数，或者说$disp...

2023-12-10 标签：Verilog 运算符号 525 0

浅谈Verilog中casex语句

代码如下，大家看到这个代码有什么体会？综合会有什么Warning？

2023-12-07 标签：仿真 Verilog 代码 472 0

FPGA入门篇：Verilog计数器

Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完...

2023-12-07 标签：fpga Verilog Verilog HDL 664 0

verilog中有符号数和无符号数的本质探究

不知道有没有人像我一样，长久以来将verilog中的有符号数视为不敢触碰的禁区。

2023-12-04 标签：仿真器 Verilog VCS 325 0

布斯算法（Booth Algorithm）乘法器的Verilog实现

Booth 的算法检查有符号二的补码表示中 'N'位乘数 Y 的相邻位对，包括低于最低有效位 y−1 = 0 的隐式位。

2023-12-04 标签：寄存器 Verilog 乘法器 680 0

讲一讲芯片设计中的verilog是什么

相信不少人都听过verilog这个词，今天我就想讲一讲我所理解的verilog是什么。

2023-12-04 标签：寄存器芯片设计 Verilog 518 0

使用SystemVerilog调试布局方法

System Verilog调试布局由三部分组成。左上角Design Browser，可以访问仿真对象，右上角为Source Browser，用来展示源...

2023-12-02 标签：Verilog Layout Xcelium 639 0

Verilog代码：if-else和case的电路结构和区别

每个if-else就是一个2选1mux器。当信号有明显优先级时，首先要考虑if-else，但是if嵌套过多也会导致速度变慢；if语句结构较慢，但占用面积...

2023-11-29 标签：Verilog D触发器代码 782 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 标签：二进制 Verilog 数字电路 320 0

如何设计一个参数化的数据选择器

在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。

2023-11-20 标签：FPGA设计 Verilog 数据选择器 570 0

浅谈Verilog HDL代码编写风格

消失了好久，没有写文章，也没有做笔记，因为最近再赶一个比赛，时间很紧，昨天周六终于结束了，所以趁着周末这会儿有时间，写点东西，记录下来。首先我学习FPG...

2023-11-20 标签：fpga Verilog HDL 321 0

基于Feature架构设计的百兆以太网交换机项目

第二代交换机有更丰富的feature，更贴近真正使用的功能，除rtl代码，详细设计文档外，还会包括验证环境、验证代码，最后项目完成后，会全部开源供大家学...

2023-11-20 标签：fpga 以太网交换机 507 0

现在公司里做设计是用SV还是Verilog？

数字电路设计主要就是，选择器、全加器、比较器，乘法器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。

2023-11-15 标签：比较器 Verilog D触发器 334 0

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