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标签 > verilog
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
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阻塞赋值操作符用等号(即 = )表示。“阻塞”是指在进程语句（initial和always）中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等...
关于Vivado Non-project，我们应知道的一些问题
Vivado支持Project模式也支持Non-Project模式。两者既可以支持图形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...
UART协议由三根线组成，Tx，Rx，Gnd即发送、接收与地，不包含时钟线，属于全双工异步串行通信协议。
最近在项目中以SpinalHDL为主体做系统集成，其中遇到了不少模块命名与管理的坑，借此机会，再来聊一聊混合编程中的模块件命名与管理的事情。
Mailboxes是进程间通信的另一种方式，但是比semaphores更强大，因为Mailboxes可以在两个进程之间交换消息。
fork-join_none和fork-join、fork-join_any的区别一样在于进程退出机制以及对于父进程的影响。
在verilog中绝大多数使用的都是边沿敏感事件，例如@(posedge event)和@(negedge event)。
SystemVerilog中Semaphore（旗语）是一个多个进程之间同步的机制之一，这里需要同步的原因是这多个进程共享某些资源。
在fork-join语句块中，每个语句都是并发进程。在这个语句块中，父进程一直被阻塞，直到所有由“fork-join”产生的子进程都执行完。
fork-join_any和fork-join有所不同，fork-join_any的父进程一直阻塞，直到任何一个并行的子进程结束。
Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...
2022-12-08 标签：fpgaVerilogVerilog HDL 4k 0
“always”关键字意味着这个语句块“总是”一直执行。大多数时候“always”后面跟一个边沿事件或者延迟。
Verilog提供了很多对文件操作的系统任务和函数，例如打开关闭文件、向文件写入值、从文件读出值等等。
类似于声明一个参数化的module，我们也可以声明一个参数化的class。这个参数可以用来实例化不同数值和类型的对象。
protected类属性或方法具有local成员的所有特征，除此之外的是，protected类属性或方法对扩展类是可见的。
SystemVerilog中可以将类属性声明为常量，即“只读”。目的就是希望，别人可以读但是不能修改它的值。
SystemVerilog中的类范围解析运算符(::)和“extern”
假设有一个类“packet”，它含有一个static属性(或方法)“my_packet”，然后就可以从类外部访问使用类范围解析运算符(::)访问。
SystemVerilog中的Virtual Methods
SystemVerilog中多态能够工作的前提是父类中的方法被声明为virtual的。
SystemVerilog中的Virtual（Abstract）Class和Pure Virtual Method
在许多项目中，我们希望声明一个原型类，其中声明的方法需要被扩展的子类覆盖，目的是让所有的子类都共享一个相同的类和方法（function或者task）原型。
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