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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
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默认情况下，类的成员和方法可从外部访问使用类的对象句柄来访问，也就是说，它们是公共的。
从本质上理解SystemVerilog的多态（Polymorphism）
多态（Polymorphism），从字面意思上看指的是多种形式，在OOP(面向对象编程)中指的是同一个父类的函数可以体现为不同的行为。
本规范的目的是提高书写代码的可读性 可修改性 可重用性 优化代码综合和仿真的结 果 指导设计工程师使用VerilogHDL规范代码和优化电路 规范化公司...
Verilog 2005 版本支持使用省略位宽的方式赋值，’b,’d,’h，采用省略位宽的方式可以向左主动补齐，如果省略了进制符合b/d/h/o,则默认...
shallow copy只能复制类中的对象句柄，如果我们还想为这个对象句柄实例化，并复制其中的内容呢？
当我们声明一个类时还没有分配内存，只有在实例化(new())时才会分配内存。这个时候对象句柄指向被分配的内存，下面是对象句柄赋值的示例。
如果代码中发现多次使用一个特殊的表达式 ，那么就用一个函数来代替。这样在以后的版本升级时更便利 ，这种概念在做行为级的代码设计时同样使用 ，经常使用的一...
一般来说，每个类实例都有它自己的变量，也就是说类的内存空间是动态分配和释放的。同一个类的不同实例，即使变量名称相同，实际上也是不同的东西。
在systemverilog中，如果一个类没有显式地声明构造函数(new())，那么编译仿真工具会自动提供一个隐式的new()函数。这个new函数会默认...
继承是基于类的面向对象编程(object-oriented pro - gramming)的最重要特性之一。
SystemVerilog中的package和`include有什么不同？
肯定很多人会问为什么有的地方使用package，有的地方使用`include，二者是不是等价的呢？
class，是面向对象编程（object-oriented programming (OOP)）的基础，而OOP可以让你创建更高抽象级别的验证环境(如UVM)。
在之前写Verilog时，位拼接符是一个很常见的东西，今天来看下在SpinalHDL中常见的位拼接符的使用。
packed union相比unpacked union最大的一个区别就是，在packed union中，所有成员的大小必须相同，这就保证了不管unio...
SystemVerilog中的Unpacked Unions
unpacked union中各个成员的大小可以是不同的。
SystemVerilog union允许单个存储空间以不同的数据类型存在，所以union虽然看起来和struct一样包含了很多个成员，实际上物理上共享...
SystemVerilog中的Packed Structure
一个packed structure有很多的bits组成，这些bit在物理上连续存储。packed structure只允许包含packed数据类型。
SystemVerilog packages提供了对于许多不同数据类型的封装，包括变量、task、function、assertion等等，以至于可以在...
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