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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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RAM初始化的下板验证

本实验基于xilinx ARTIX-7芯片验证实现，有时间有兴趣的朋友可在其他FPGA芯片上实现验证。

2023-04-11 标签：RAM Xilinx Verilog 1.7k 0

CRC校验verilog代码如何生成？

CRC码存储或传送后，在接收方进行校验过程，以判断数据是否有错，若有错则进行纠错。一个CRC码一定能被生成多项式整除，所以在接收方对码字用同样的生成多项...

2023-04-11 标签：存储器 crc Verilog 4.3k 0

一个简单的8位处理器完整设计过程及verilog代码

一个简单的8位处理器完整设计过程及verilog代码,适合入门学习参考，并含有作者个人写的指令执行过程。

2023-04-10 标签：处理器寄存器 Verilog 6k 0

SystemVerilog/Verilog中的各种延迟模型

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数字芯片的验证技术是随着Verilog语法的演变而演变的。最早，Verilog是完全用来描述（Model）硬件的，因此又叫HDL（Hardware De...

2023-04-07 标签：仿真器 Verilog System 1.8k 0

FPGA有哪些优质的带源码的IP开源网站?

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盘点UVM不同机制的调试功能

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如何使用Verilog HDL进行FPGA设计

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2023-04-04 标签：fpga pcb Verilog 3.2k 0

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2023-04-03 标签：Verilog RTL 模拟器 5.5k 0

FPGA有哪些优质的带源码的IP开源网站?

Opencores是一个开源的数字电路设计社区，它提供了免费的开源IP（知识产权）核心，让工程师和爱好者们可以使用这些IP核心来构建自己的数字电路设计。...

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基于Verilog的开关级建模

开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下，设计者可能会选择使用晶体管作为设计的底层模块。随着电路设计复杂度及相关先进工具的出现，以...

2023-03-30 标签：开关电路设计信号 2.8k 0

多输入门、多输出门和三态门详解

门级建模，是使用基本的逻辑单元，例如与门，与非门等，进行更低级抽象层次上的设计。与行为级建模相比，门级建模更注重硬件的实现方法，即通过连接一些基本门电路...

2023-03-30 标签：Verilog 三态门门控时钟 8.7k 0

门延迟类型介绍

前两节中所介绍的门级电路都是没有延迟的，实际门级电路都是有延迟的。

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verilog无法直接调用vhdl的ngc文件咋办？

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2023-03-30 标签：Verilog Vivado 1.9k 0

为什么在Verilog HDL设计中一定要用同步而不能用异步时序逻辑？

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偶数分频、奇数分频、半整数分频和小数分频详解

初学 Verilog 时许多模块都是通过计数与分频完成设计，例如 PWM 脉宽调制、频率计等。而分频逻辑往往通过计数逻辑完成。本节主要对偶数分频、奇数分...

2023-03-29 标签：PWM Verilog 时钟 7.2k 0

一文详解门控时钟

当寄存器组的输出端没有驱动或没有变化时，可以关掉寄存器组的时钟来减少动态功耗，此谓门控时钟 (Clock Gating, CG) 技术。

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2023-03-27 标签：FFT Verilog 运算 2.1k 0

Verilog CIC滤波器设计

积分梳状滤波器（CIC，Cascaded Integrator Comb），一般用于数字下变频（DDC）和数字上变频（DUC）系统。CIC 滤波器结构简...

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Verilog串行FIR滤波器设计

设计参数不变，与并行 FIR 滤波器参数一致。即，输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7...

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