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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog技术

如何使用verilog参数和generate语句来编写可重用的verilog代码？

与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。这使我们能够减少未来项目的开发时间，因为我们可以更轻松地将代码从一个设计移植到另一个设计。

2023-05-08 标签：Verilog 计数器编程语言 2.7k 0

如何用vcs+verdi仿真Verilog文件并查看波形呢？

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。

2023-05-08 标签：Verilog 加法器 VCS 8.2k 0

用AI来写Verilog代码能行吗

最近ChatGPT大火，成功破圈，到底是什么？怎么使用？简单说，它是一个模型，一个语言模型！ **它是以对话方式与人进行交互的AI语言模型...

2023-05-05 标签：Verilog AI 代码 1.6k 0

systemverilog随机约束implication的概率分析

在此设计三种不同的随机先后顺序，分析x和y取值的其概率分布。

2023-05-04 标签：仿真器 Verilog 2.3k 0

FPGA设计原则总结

这里的面积指一个设计消耗 FPGA/CPLD 的逻辑资源的数量，对于 FPGA 可以用消耗的 FF(触发器)和 LUT(查找表)来衡量，更一般的衡量方式...

2023-05-04 标签：fifo Verilog HDL 1.2k 0

SpinalHDL BlackBox时钟与复位

在SpinalHDL中使用之前已有的Verilog等代码的时候需要将这些代码包在一个BlackBox里面，但是如果这些代码里面有时钟和复位，我们需要怎么...

2023-05-04 标签：Verilog 时钟 HDL 1.6k 0

Windows上使用iverilog+gtkwave仿真

使用Verilog编写好了功能模块以及对应的testbench之后，一般需要对其功能进行仿真测试。由于工作场合、必须使用正版软件，然而ModelSim的...

2023-04-28 标签：仿真 WINDOWS Verilog 5.2k 0

仿真时为什么顶层不例化

示例中，在顶层top_tb中例化了两个module（h1和h2），例化名分别是top_tb和u2，其中h1中又例化了h2，也就是h2在顶层top_tb和...

2023-04-28 标签：仿真 Verilog 变量 2.3k 0

不同的Verilog代码功耗与面积(PPA)差距能有多大？

ISP模块中的同样功能，两份代码，仿真功能都是OK的，区别是多打了一拍。

2023-04-26 标签：Verilog RTL Verilog语言 3.4k 0

verilog向量的部分选择

最近在看verilog代码时发现如下写法a[x*2+:4]这样的写法，后来花了一点时间了解到，该写法称为向量的部分选择，还语法在verilog-2001...

2023-04-25 标签：Verilog 2.7k 0

基于Verilog的分数分频电路设计

上一篇文章时钟分频系列——偶数分频/奇数分频/分数分频，IC君介绍了各种分频器的设计原理，其中分数分频器较为复杂，这一篇文章IC君再跟大家聊聊分数分频的...

2023-04-25 标签：电路设计分频器 Verilog 2.8k 0

偶数分频/奇数分频/分数分频详解

　时钟分频电路(分频器)在IC设计中经常会用到，其目的是产生不同频率的时钟，满足系统的需要。比如一个系统，常规操作都是在1GHz时钟下完成，突然要执行...

2023-04-25 标签：分频器 Verilog 时钟 1.2万 0

FPGA学习经验总结

从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触...

2023-04-23 标签：fpga Verilog eda 1.9k 0

fpga串口通信的verilog驱动编程解析

串口的全程为串行接口，也称为串行通信接口，是采用串行通信方式的扩展接口。与串口对应的并行接口，例如高速AD和DA，

2023-04-21 标签：fpga 并行接口 Verilog 1.6k 0

X态如何通过RTL级和门级仿真模型中的逻辑进行传播呢？

在Verilog中，IC设计工程师使用RTL构造和描述硬件行为。但是RTL代码中的一些语义，并不能够准确地为硬件行为建模。

2023-04-20 标签：IC设计 Verilog RTL 4.1k 0

Interface端口的概念介绍

SystemVerilog Interface是modport的一种，但比简单的输入、输出或输入输出端口的功能更多。

2023-04-19 标签：AMBA总线 Verilog RTL 3.1k 0

搞芯片怎么能不懂perl语言呢？

各位ICer在工作的过程当中，无论是前后端，都会使用各种常见的脚本语言如：shell，python，perl，tcl等等用于文件的处理，case测试，工...

2023-04-18 标签：Verilog TCL python 2.1k 0

基于FPGA的按键检测设计

在电子产品中我们会经常用到按键，比如电脑的键盘，手机的按键等等，按键就是人机交互的一种工具。本文使用 FPGA 程序来检测与按键对应的 I/O口的电平...

2023-04-18 标签：fpga 电子产品 led灯 3.2k 0

如何在verilog中使用If语句和case语句？

我们在上一篇文章中已经看到了如何使用程序块（例如 always 块来编写按顺序执行的 verilog 代码。

2023-04-18 标签：Verilog 编程语言触发器 7.1k 0

Verilog中循环语句简介

在这篇文章中，我们讨论了可以在verilog中使用的不同类型的循环 - for循环，while循环，forever循环和repeat循环。

2023-04-15 标签：Verilog 时钟代码 4.6k 0

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