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verilog语言技术

逻辑综合的流程和命令简析

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。

2023-08-09 标签：转换器 EDA工具 Verilog语言 1.8k 0

怎样去使用SystemVerilog中的Static方法呢

在systemverilog中方法也可以声明为“static”。静态方法意味着对类的所有对象实例共享。在内存中，静态方法的声明存储在一个同一个地方，所有...

2022-11-18 标签：Verilog语言 1.7k 0

SPI总线的原理与Verilog设计实现

　SPI（Serial Peripheral Interface，串行外围设备接口），是Motorola公司提出的一种同步串行接口技术

2023-08-14 标签：SPI总线数模转换器 Flash存储器 1.7k 0

教你如何写出性能更高的SystemVerilog代码

本文旨在帮助大家降低在编码过程中写出低性能和耗内存的概率，只要大家在写代码时稍注意下，积少成多。

2023-07-26 标签：编码器计数器运算器 1.7k 0

Verilog HDL锁存器实现

input C,S, //Set Q to 1, Clear Q to 0

2023-03-06 标签：HDL 锁存器 Verilog语言 1.6k 0

异步复位寄存器的0时刻是如何进行赋值的呢？

Verilog规范告诉我们：negedge 事件指的是如表43所示的跳变，发生negedge事件时才会执行操作。那么0时刻，是如何执行操作的呢？

2023-09-07 标签：寄存器 D触发器 CLK 1.6k 0

如何合理高效地使用状态机呢？

今天还是更新状态机，状态机基本是整个HDL中的核心，合理、高效地使用状态机，是数字电路中的重要技能。

2023-02-12 标签：HDL 状态机 fsm 1.5k 0

verilog移位操作和C语言的移位操作的异同点有哪些？

C语言的移位操作和Verilog语言的移位操作在某些方面具有相似之处，但也存在一些显著的不同点。下面我们将通过代码示例来阐述这两种语言的移位操作。

2023-08-28 标签：寄存器 C语言十进制 1.5k 0

如何给每个RM添加约束？对RM添加约束的步骤有哪些呢？

在常规非DFX（Dynamic Function eXchange）的Vivado设计中，我们可能会碰到给某一个指定的模块添加特定的约束。

2023-08-17 标签：低电平时钟约束 Verilog语言 1.5k 0

简单总结一下Verilog在设计时的不方便地方

Verilog始于20世纪80年代初，是一家名为Gateway Design Automation的公司的专有硬件描述语言（HDL）。最初的Verilo...

2023-04-27 标签：fpga VHDL语言锁存器 1.4k 0

Alpha半透明图像叠加设计

Alpha 通道**是一个 **8 **位的灰度通道，该通道采用** 2^8 = 256 **级灰度来记录图像中的透明度信息

2023-10-09 标签：Alpha Verilog语言 1.3k 0

Bluespec SytemVerilog握手协议接口转换设计实现

由于接口控制信号上的差异，要实现Bluespec SystemVerilog(BSV)生成的代码和外部Verilog代码之间的正确交互是一件比较麻烦同时...

2023-10-08 标签：控制器 AXI总线 Verilog语言 1.2k 0

FPGA朋友逻辑思维能力的学习

Kevin一直认为学习FPGA的朋友的逻辑思维能力应该是比其他人要强很多的。在很多求职网站上都可以看到FPGA相关行业的招聘信息可能会有这样的一条工作职...

2023-08-28 标签：fpga Verilog语言 1.1k 0

Verilog实现讲解

写verilog第一步肯定需要将输入输出端口，常量等信息补齐全；

2023-06-16 标签：寄存器 VCS 状态机 1.1k 0

epoll的LT模式总结

epoll的触发模式是个引发讨论非常多的话题，网络上这方面总结的文章也很多，首先从名字上就不是很统一，LT模式常被称为水平触发、电平触发、条件触发，而E...

2023-11-10 标签：LT 电平代码 1.1k 0

verilog语言面向硬件设计的思维

读者如果学习了verilog，并且有了一定的实践经验的话应该强烈的感受到，verilog和软件（诸如C/C++）有着本质且明显的差别，是一条不可跨越的鸿沟。

2023-06-28 标签：计数器触发器状态机 1.1k 0

如何实现一种基于FPGA的横向FIR滤波器设计？

设经过AD采集得到的输入序列为x(n)，其通过单位冲激响应为h(n)的因果FIR滤波器后，输出y(n)在时域可表示为线性卷积和的形式

2023-07-25 标签：FPGA设计寄存器 fir滤波器 1k 0

隐式初始化操作说明

在Verilog和SystemVerilog中经常需要在使用变量或者线网之前，期望变量和线网有对应的初始值

2023-07-24 标签：驱动器仿真器 Verilog语言 992 0

高级数字IC设计之灰度转二值化设计

这是一个能够成功上板实现的灰度转二值的 Verilog 程序设计，详细的数据延时与信号延时如下所示

2023-10-09 标签：IC设计 RGB Verilog语言 812 0

当RTL代码的接口中存在数组形式的接口时如何处理？

当在SpinalHDL中调用别人的RTL代码时，需要采用BlackBox进行封装。对于大多数场景，想必小伙伴们都已轻车熟路。

2023-07-12 标签：转换器 RTL Verilog语言 782 0

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