逻辑综合的流程和命令简析
综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目，或者较新工艺的面积和时序的评估。因此，前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能，可用来评估和提升设计代码的质量。
审核编辑：刘清
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
转换器
+关注
关注
27文章
8208浏览量
141879 -
EDA工具
+关注
关注
4文章
252浏览量
31287 -
Verilog语言
+关注
关注
0文章
113浏览量
8160 -
VHDL电路
+关注
关注
0文章
4浏览量
1381
原文标题：逻辑综合的流程和命令
文章出处：【微信号：处芯积律，微信公众号：处芯积律】欢迎添加关注！文章转载请注明出处。
发布评论请先 登录
相关推荐
【设计技巧】rtos的核心原理简析
rtos的核心原理简析rtos全称real-time operating system（实时操作系统），我来简单分析下：我们都知道，c语句中调用一个函数后，该函数的返回地址都是放在堆栈中的(准确
发表于 07-23 08:00
逻辑与或非基础理论简析
一、逻辑与或非基础理论：逻辑与或非，运算对象是布尔值(1或0，真或假)，类似于数字电路的与门，或门，非门。与关系运算符配合，一般用于选择语句与循环语句中1、逻辑与符号为&&。 参与
发表于 01-24 06:30
Armv8.1-M PAC和BTI扩展简析
1、Armv8.1-M PAC和 BTI 扩展简析Armv8-M通过Trustzone for Armv8-M， Memory Protection Unit (MPU) 和Privileged
发表于 08-05 14:56
RK3288 Android6.0系统RT5640播放时的Codec寄存器列表简析
1、RT5640播放时的Codec寄存器列表简析Platform: RockchipOS: Android 6.0Kernel: 3.10.92Codec: RT5640此文给调试RT5640播放
发表于 11-24 18:12
ASIC逻辑综合及Synopsys Design Compi
设计编译器(Design Compiler)和设计分析器(Design Analyzer) Design Compiler(DC) 是Synopsys逻辑综合工具的命令行接口
发表于 11-19 13:32
•57次下载
DC逻辑综合
芯片综合的过程：芯片的规格说明，芯片设计的划分，预布局，RTL 逻辑单元的综合，各逻辑单元的集成，测试，布局规划，布局布线，最终验证等步骤。设计流程
发表于 12-29 16:28
•25次下载
芯片设计之ASIC设计流程和逻辑综合
逻辑综合（Logic Synth.）过程需要约束（Stat. Wire Model）以产生规定条件下的电路。具体电路设计完成后，需进行门级仿真（Gate-Lev.Sim），以检查电路设计是否出现失误。
芯片设计之逻辑综合过程
逻辑综合操作（Compile design），根据芯片的复杂程度，逻辑综合操作的时间可能是几秒，也可能是半个月。如果设计环境和约束设置不当，逻辑
逻辑综合工具的工作流程
执行算法逻辑（加、减、乘、除及复杂的组合运算）优化。例如，乘法器有多种实现方式， 相应地会产生多种时序、功耗及面积，如何根据目标设定选出最合适的结构将对最后的综合结果有重大影响。
发表于 08-24 14:51
•1001次阅读
逻辑综合与物理综合
利用工具将RTL代码转化为门级网表的过程称为逻辑综合。综合一个设计的过程，从读取RTL代码开始，通过时序约束关系，映射产生一个门级网表。
什么是逻辑综合？逻辑综合的流程有哪些？
逻辑综合是将RTL描述的电路转换成门级描述的电路，将HDL语言描述的电路转换为性能、面积和时序等因素约束下的门级电路网表。
工商网监
评论