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DDR3缓存模块仿真平台构建步骤

复制Vivado工程路径vivado_prj\at7.srcs\sources_1\ip\mig_7series_0下的mig_7series_0文件夹...

2023-08-12 标签：DDR3 缓存器 FIFO存储 2.1k 0

如何测试函数的正确与否呢

要通过写测试文件来检验函数的正确与否。这样的方法不仅在matlab中有效，对于c、verilog等语言都有效。

2022-11-03 标签：寄存器 ITU Verilog语言 2.1k 0

组合逻辑决策优先级介绍

组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。

2022-12-29 标签：编码器锁存器 Verilog语言 2.1k 0

systemverilog读取json文件？

验证环境搭建时，常使用plusargs和plusargs从仿真命令中接收参数，用于动态地改变验证组件的行为，比如是否需要打开VIP，是否需要自动chec...

2023-10-20 标签：仿真器 Verilog语言 2k 0

如何通过仿真器理解Verilog语言的思路

要想深入理解Verilog就必须正视Verilog语言同时具备硬件特性和软件特性。

2022-07-07 标签：仿真器硬件调试器 2k 0

设计一个计数器来讲解时序逻辑

时序逻辑是Verilog HDL 设计中另一类重要应用。从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。

2023-08-14 标签：fpga 逻辑电路寄存器 2k 0

SystemC的随机验证过程是怎样的？

SystemC是基于C++的系统级设计语言，兼具描述硬件电路模型和面向对象的抽象能力。

2023-08-07 标签：芯片设计仿真器 C语言 2k 0

SystemVerilog中class是什么意思

class，是面向对象编程（object-oriented programming (OOP)）的基础，而OOP可以让你创建更高抽象级别的验证环境(如UVM)。

2022-11-14 标签：UVM OOP Verilog语言 2k 0

时序逻辑的时钟到Q传播和建立/保持时间

数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。

2023-02-12 标签：fpga asic RTL 1.9k 0

SystemVerilog中的tagged Unions是什么

tagged union包含一个隐式成员，该成员存储tag，也就是标记，它表示这个union最终存储的到底是哪一个成员。

2022-11-10 标签：仿真器 Verilog语言 1.9k 0

Verilog中跨模块调用的两种不同方式的优缺点讨论

在TB当中，直接对DUT(Design under Test)的信号进行读写是很常见的操作。

2023-06-20 标签：计数器 Verilog语言 DUT 1.9k 0

verilog语法基础知识

判定循环执行条件，若为假则跳出循环；若为真，则执行指定语句后，转到第三步

2023-07-08 标签：存储器二进制 Verilog语言 1.9k 0

乘法器的Verilog HDL实现方案

两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。

2023-06-21 标签：FPGA设计 HDL 乘法器 1.9k 0

Foreach对Associative Array的constraint约束问题记录分享

systemverilog constraint中的foreach可以对数组进行遍历和约束，常用于普通数组，队列或者动态数组。

2023-08-21 标签：仿真器 Verilog语言 1.8k 0

列举一下有趣的Systemverilog数组约束示例

上面是最先想到的写法，但是会报错，因为SV约束语法不允许使用size()或任何其他随机值作为索引。

2023-05-04 标签：Verilog语言 1.8k 0

聊聊Systemverilog中的function in constraints

有些情况下，constraint不能简单用一行来表达，而是需要复杂的计算，如果都写到constraint block内部就比较复杂，而且很乱，这时候可以...

2023-06-21 标签：Verilog语言求解器 1.8k 0

verilog/systemverilog中隐藏的初始化说明

在Verilog和SystemVerilog中经常需要在使用变量或者线网之前，期望变量和线网有对应的初始值

2023-08-25 标签：仿真器 VaR Verilog语言 1.8k 0

soc中的组合逻辑和时序逻辑应用说明

芯片设计是现代电子设备的重要组成部分，其中组合逻辑和时序逻辑是芯片设计中非常重要的概念。组合逻辑和时序逻辑的设计对于构建复杂的电路系统至关重要。

2023-08-30 标签：芯片逻辑电路 soc 1.8k 0

基于FPGA采用模块化思路设计一个译码器

本次实验的任务是构建一个3-8译码器，且将译码结果通过小脚丫的LED灯显示。

2023-06-20 标签：led灯译码器数字电路 1.8k 0

写出一个包含触发器和多路选择器的子模块

我们用3个包含触发器和多路选择器的子模块来实现图中电路。题目要求我们写出包含一个触发器和一个多路选择器的子模块。

2022-11-17 标签：时序电路触发器 Verilog语言 1.8k 0

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