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SystemVerilog里的regions以及events的调度

本文讲一下SystemVerilog的time slot里的regions以及events的调度。SystemVerilog语言是根据离散事件执行模型定...

2023-07-12 标签：EDA工具仿真器 Verilog语言 2.7k 0

如何遍历force多位宽信号的每一比特？

大家在构建测试激励时，经常会遇到需要使某个信号强制变成某个值，此时我们经常会用到Verilog和SystemVerilog中的force实现这样的功能。

2023-07-12 标签：仿真器 Verilog语言 3.3k 0

verilog语法基础知识

判定循环执行条件，若为假则跳出循环；若为真，则执行指定语句后，转到第三步

2023-07-08 标签：存储器二进制 Verilog语言 1.9k 0

verilog实现简单分频器的方案

偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。

2023-06-28 标签：FPGA设计分频器计数器 3.1k 0

Verilog实现边沿检测的原理

边沿检测大致分为：上升沿检测，下降沿检测和，双沿检测。原理都是通过比输入信号快很多的时钟去采集信号，当出现两个连续的采集值不等的时候就是边沿产生处。

2023-06-28 标签：仿真器状态机 CLK 4.3k 0

LUT是什么构成的？FPGA里的LUT有什么作用？

首先开门见山的回答这个问题——LUT的作用是 **实现所有的逻辑函数** ，也就是类似于计算Y=A&B+C+D之类的算式结果！

2023-06-28 标签：RAM 触发器 LUT 4.7k 0

verilog语言面向硬件设计的思维

读者如果学习了verilog，并且有了一定的实践经验的话应该强烈的感受到，verilog和软件（诸如C/C++）有着本质且明显的差别，是一条不可跨越的鸿沟。

2023-06-28 标签：计数器触发器状态机 1.1k 0

verilog语言的可综合性和仿真特性

综合就是将HDL语言转化成与，非，或门等等基本逻辑单元组成的门级连接。因此，可综合语句就是能够通过EDA工具自动转化成硬件逻辑的语句。

2023-06-28 标签：编码器 EDA工具 RTL 3.1k 0

请用Verilog分别实现1位半加器和1位全加器

当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位的相加有两个待加数和，还有一个来自前面低位送来的进位数。

2023-06-26 标签：全加器半加器 Vivado 4.6k 0

看看全减器电路与Verilog

按照半加器和全加器的真值表写出输出端的逻辑表达式，对半加器，输出的进位端是量输入的“与”，输出的计算结果是量输入的异或；对全加器，也按照逻辑表达式做。

2023-06-25 标签：门电路全加器半加器 1.2万 0

数字IC验证之UVM概述

UVM提供了实现 **覆盖驱动验证（coverage-driven verification ，CDV）** 的框架。 CDV结合了自动测试向量生成，自...

2023-06-25 标签：IC设计 UVM Verilog语言 3.5k 0

SystemVerilog的覆盖率建模方式

为了确保验证的完备性，我们需要量化验证目标。SystemVerilog提供了一套丰富的覆盖率建模方式。

2023-06-25 标签：有限状态机 FIFO存储 FSMC 2.2k 0

Verilog基本语法之运算符

进行整数除法时，结果值略去小数部分，只取整数部分

2023-06-25 标签：二进制 Verilog语言 7.9k 0

Verilog inout双向口使用和仿真的方法

芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。

2023-06-25 标签：VHDL语言 RTL MODELSIM仿真 8k 0

聊聊Systemverilog中的function in constraints

有些情况下，constraint不能简单用一行来表达，而是需要复杂的计算，如果都写到constraint block内部就比较复杂，而且很乱，这时候可以...

2023-06-21 标签：Verilog语言求解器 1.8k 0

CRC校验码的多种Verilog实现方式

CRC循环冗余校验码（Cyclic Redundancy Check），检错码。

2023-06-21 标签：寄存器计数器触发器 4.1k 0

乘法器的Verilog HDL实现方案

两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。

2023-06-21 标签：FPGA设计 HDL 乘法器 1.9k 0

基于FPGA采用模块化思路设计一个译码器

本次实验的任务是构建一个3-8译码器，且将译码结果通过小脚丫的LED灯显示。

2023-06-20 标签：led灯译码器数字电路 1.8k 0

怎么去设计一个基于FPGA的二进制比较器呢？

前一篇文章我们介绍了通过小脚丫FPGA核心开发板来进行门电路的实验过程。当然，我们还可以画出更多复杂的门电路组合，并且通过小脚丫FPGA轻松实现对应的输...

2023-06-20 标签：led灯比较器数字电路 2.7k 0

关于CRC硬件并行化运算的实现方法的探讨

数据校验的基础运算原理是模2运算，也就是异或运算。

2023-06-20 标签：CRC校验 Verilog语言 LSFR算法 2.3k 0

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