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fpga设计

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FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

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fpga设计技术

tcl局部编辑以最小的代价完成最大的改动

第一步所指的Design通常是完全布局布线后的设计，如果是在工程模式下，可以直接在IDE中打开实现后的设计，若是仅有DCP文件，不论是工程模式或是非工程...

2019-07-25 标签：FPGA设计 TCL 手动布线 3.4k 0

FPGA纯verilog编解码SDI实现流程

一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCRCB，GS29...

2023-06-19 标签：FPGA设计 DDR3 接收器 3.4k 0

怎样使用Verilator进行Verilog Lint呢？

FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查

2023-09-20 标签：FPGA设计仿真器 SDL 3.3k 0

FPGA中三种常用复位电路

在FPGA设计中，复位电路是非常重要的一部分，它能够确保系统从初始状态开始启动并保证正确运行。本文将分别介绍FPGA中三种常用复位电路：同步复位、异步复...

2023-05-14 标签：fpga FPGA设计寄存器 3.3k 0

如何用FPGA并行高速运算实现实时的引导滤波算法？

首先，给出上篇中最后的matlab 引导滤波的代码，如下所示。

2023-07-03 标签：传感器滤波器 FPGA设计 3.3k 0

在Vivado中如何写入FPGA设计主时钟约束？

在FPGA设计中，时序约束的设置对于电路性能和可靠性都至关重要。

2023-06-26 标签：收发器 FPGA设计时序约束 3.3k 0

Plunify推出Kabuto_可最大限度地减少和消除性能错误

Plunify®基于机器学习技术的现场可编程门阵列（FPGA）时序收敛和性能优化软件供应商，今天推出了Kabuto™，可最大限度地减少和消除性能错误。

2018-07-04 标签：fpga设计 plunify 3.3k 0

Idelay对时序的补救

在高速信号采集的过程中，经常会因为电路设计或者其他原因，原本设计好对应的data_clk与data经过线路传输之后在接收端时序上不能很好的对应，这可能会...

2023-06-16 标签：FPGA设计 RTL 串行通信 3.3k 0

在模块化设计过程中编写testbench并仿真的方法介绍

在开始设计前，根据设计划分好各功能模块（为了叙述方便，这里以对“FPGA数字信号处理（十三）锁相环位同步技术的实现”中设计的系统仿真为例）。

2023-09-04 标签：锁相环 FPGA设计仿真器 3.2k 0

基于fpga的过采样技术设计

过采样技术是数字信号处理者用来提高模数转换器（ADC）性能经常使用的方法之一，它通过减小量化噪声，提高ADC的信噪比，从而提高ADC的有效分辨率［1］。...

2018-12-19 标签：fpga FPGA设计 Cyclone 3.2k 0

时钟抖动会影响建立时间和保持时间违例吗？

首先，我们需要理解什么是时钟抖动。简而言之，时钟抖动（Jitter）反映的是时钟源在时钟边沿的不确定性（Clock Uncertainty）。

2023-06-02 标签：FPGA设计时钟抖动 STA 3.2k 0

介绍FPGA设计中时序分析的一些基本概念

时钟的时序特性主要分为抖动(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3点。

2023-03-16 标签：FPGA设计 RAM 时序分析 3.2k 0

基于FPGA的AES256光纤加密设计案例实现

近年来，信息安全应用于生活中的各个领域.在光通信系统中，往往对速率有着较高的追求。其中对光模块，光纤通信中的传输算法，传输的模式以及光波段选取有密切关联。

2024-05-10 标签：FPGA 收发器 FPGA设计 3.2k 0

如何实现FPGA设计与PCB设计并行

电子工业背后的推动力是对更快、更便宜的产品的需求以及在竞争厂商之前将产品推向市场。IC技术的进步一直以来就是促使功能增加和性能提高的主要因素之一，而FP...

2019-05-24 标签：ic fpga设计 pcb设计 3.1k 0

为什么说Vivado是基于IP的设计？

Vivado是Xilinx公司2012年推出的新一代集成开发环境，它强调系统级的设计思想及以IP为核心的设计理念，突出IP核在数字系统设计中的作用。

2023-09-17 标签：FPGA设计寄存器 C语言 3.1k 0

设计Verilog时为什么要避免Latch的产生呢？

锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。

2023-06-02 标签：FPGA设计寄存器 Verilog 3.1k 0

AXI实战(一)-搭建简单仿真环境

在验证中有三个核心组件:Driver(驱动器/激励)，Monitor（监测器），Checker（比较器）。在这里实际上我们只需要了解其中最核心的Driv...

2023-06-27 标签：驱动器 FPGA设计比较器 3.1k 0

请问如何将C语言算法移植到FPGA上？

确定算法：首先，你需要确保要移植的C语言算法是合适的。FPGA适合并行计算和高度可定制的应用。因此，你需要选择一个适合FPGA实现的算法。

2023-09-12 标签：FPGA设计 VHDL语言 C语言 3.1k 0

verilog实现简单分频器的方案

偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。

2023-06-28 标签：FPGA设计分频器计数器 3.1k 0

IP保护的各种途径

本应用笔记介绍了FPGA (现场可编程门阵列)及其如何保护系统的关键功能和知识产权(IP)。本文探讨了IP保护的各种途径。SHA-1质询-响应认证被认为...

2017-11-22 标签：fpga设计 3.1k 0

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