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标签 > fpga设计
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
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使用Altera Interface Planner高效设计FPGA引脚布局
Altera Interface Planner 用于探索设备的外设架构，并高效地分配接口。通过实时进行拟合和合法性检查，防止非法引脚分配。
IP(Intelligent Property) 核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可...
异步复位异步释放会有什么问题？FPGA异步复位为什么要同步释放呢？
一般来说，复位信号有效后会保持比较长一段时间，确保 register 被复位完成。但是复位信号释放时，因为其和时钟是异步的关系，我们不知道它会在什么时刻被释放。
浅析FPGA的调试-内嵌逻辑分析仪(SignalTap)原理及实例
对于FPGA调试，主要以Intel FPGA为例，在win10 Quartus ii 17.0环境下进行仿真和调试，开发板类型EP4CE15F17。
在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。
有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。
随着尖端工艺的代工成本和现代片上系统（system-on-a-chip，SoC）平台设计复杂性的不断提高，曾经局限于一个国家甚至一家公司的IC供应链已经...
在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。
blue-ethernet高性能FPGA网络数据包处理项目简介
blue-ethernet项目使用Bluespec SystemVerilog(BSV)硬件描述语言实现了一系列在FPGA上加速网络数据包处理的硬件模块。
仔细检查一下设计中的PLL，是不是可以把两个PLL整合为一个；或者是否可以对时钟频率做一些“整合”，尽量减少时钟频率数量，从而省去一个PLL。如果可以，...
FIFO为什么不能正常工作？复位信号有效长度不够，接口时序不匹配，可看下面这篇文章。 本文将介绍： 非DFX工程如何确保异步FIFO自带的set_max...
用工具用 C 生成 RTL 的代码基本不可读。以下是如何在不更改任何 RTL 的情况下提高设计性能。
Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。
声音是我们日常生活中不可缺少的一种信号，在传递信息的同时，也在生活中的各个领域有较多的应用。
在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存...
模块化设计是FPGA设计中一个很重要的技巧，它能够使一个大型设计的分工协作、仿真测试更加容易，代码维护或升级也更加便利。
存储器是FPGA设计中的常用单元，对存储器的操作，最基础的就是读写操作，还有一种就是读改写操作，即先读出存储器中的数据，对其进行修改后，再写入存储器。这...
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