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fifo

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First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。

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fifo技术

FIFO的深度应该怎么计算

FIFO是FPGA/IC设计中经常使用到的模块，它经常被用在两个模块之间进行数据的缓存，以避免数据在传输过程中丢失。同时FIFO也经常被用在跨时钟域处理中。

2024-10-25 标签：FPGA IC设计 fifo 1.7k 0

RA6T2的16位模数转换器操作 [7] 配置RA6T2 ADC模块 (4)

2 配置RA6T2 ADC模块 2.1 ADC规范 2.1.8 中断源 A/D转换器外设可以创建多种中断源和ELC事件请求。本节将列出提供的中断源，并详...

2023-07-31 标签：mcu adc 瑞萨 1.7k 0

怎样设计一个同步FIFO？（2）

开始往下读之前，老李先问一个问题，假如现在让你设计一个深度为N的基于2port SRAM的同步FIFO，请问至少需要多大的SRAM？假设SRAM的位宽...

2023-05-04 标签：数据 sram fifo 1.7k 0

跨时钟域处理的亚稳态与同步器

我们都知道数字电路中有两个最重要的概念，建立时间和保持时间。通过满足建立时间和保持时间，我们可以确保信号被正确的采样，即1采到便是1，0采到便是0。但是...

2022-12-12 标签：fifo 触发器同步器 1.7k 0

增强FIFO模式下的奇偶校验

自昊芯推出专题讲解SCI串口通讯奇偶校验，分为两期讲解，上期主要讲解标准SCI模式下的奇偶校验，本期主要讲解增强FIFO模式下的奇偶校验。

2022-11-02 标签：cpu 数据 fifo 1.7k 0

基于FPGA器件实现复用器输入部分的设计方案

整个传送流的复用器分为复用预处理、输入和复用3部分。预处理部分是对多路传送流的PSI（节目特殊信息）提取并修改，重新生成新的PSI表的过程；输入部分是给...

2020-08-25 标签：fpga fifo 复用器 1.7k 0

FPGA集成数据缓冲器与分离FIFO

许多年轻的工程师在工作中考虑潜在设计选项时首先想到可编程逻辑。然而，随着对可编程逻辑的日益依赖也给教授电路设计带来了经常被忽略的一些问题，这使许多年轻的...

2017-11-24 标签：存储器 fifo 1.6k 0

跨时钟域的解决方案

在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。

2024-01-08 标签：FPGA设计 fifo CDC 1.6k 0

异步FIFO-格雷码

很多人在面试时被问到为什么异步FIFO中需要用到格雷码，可能大部分的答案是格雷码可以消除亚稳态。这种回答比较模糊，今天我们就针对这个来深入探讨一下。

2023-08-26 标签：fifo 编码格雷码 1.6k 0

应用于焊缝缺陷自动超声检测系统中数据采集电路的设计

焊缝缺陷自动超声检测系统是一种重要的无损探伤设备，可用于检测平板、管道、容器等的纵、横焊缝以及接管角焊缝缺陷。与手工检测方法相比，该系统具有运行平稳、漏...

2020-04-04 标签：检测系统数据采集 fifo 1.6k 0

利用同步fifo实现对输入序列的检测

今天继续为大家解析联发科技数字IC设计岗的笔试题。

2022-09-14 标签：fifo Verilog HDL 1.6k 0

简单介绍GaussDB网络调度涉及的调度算法

QoS（Quality of Service）即服务质量，是一种调度控制机制，是网络设计和运维的重要技术。

2023-03-13 标签：QoS fifo 调度器 1.6k 0

浅谈FIFO设计思路

FIFO在设计是一个非常常见并且非常重要的模块，很多公司有成熟的IP，所以一部分人并没有人真正研究写过FIFO，本文仅简述FIFO中部分值得保留的设计思路。

2023-09-11 标签：寄存器 sram fifo 1.5k 0

基于FPGA器件实现异步FIFO读写系统的设计

异步 FIFO 读写分别采用相互异步的不同时钟。在现代集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如...

2020-07-16 标签：fpga 集成电路 fifo 1.5k 0

使用双数据指针实现串行端口FIFO

Dallas Semiconductor高速微控制器系列允许系统设计人员通过内部UART优化串行通信。本应用笔记演示了如何利用这些增强型8051微控制器...

2023-02-21 标签：微控制器接收器 fifo 1.5k 0

智多晶FIFO_Generator IP介绍

FIFO_Generator是智多晶设计的一款通用型FIFO IP。当前发布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新...

2025-04-25 标签：IP fifo 时钟 1.5k 0

介绍使用SVA的几个优势

SVA支持多时钟域（clock domain crossing (CDC)）逻辑，例如异步FIFO。

2023-01-13 标签：fifo CDC SVM 1.5k 0

基于Verilog的同步FIFO的设计方法

同步FIFO的设计主要包括读写地址的产生、数据的读写、以及状态的控制。下面我们将分别介绍这三个方面的设计。

2023-08-31 标签：soc fifo Verilog 1.5k 0

多队列FIFO——支持网络QoS的重要芯片

摘要：在IP网络中支持QoS是近年来研究的热点，而IDT公司推出的新型存储器件——多队列FIFO能够支持QoS的应用。因其具有单器件下支持可配置的多...

2006-03-11 标签：QoS FIFO 多队列 1.5k 0

怎样设计一个同步FIFO？（1）

今天咱们开始聊聊FIFO的设计。FIFO是一个数字电路中常见的模块，主要作用是数据产生端和接受端在短期内速率不匹配时作为数据缓存。FIFO是指First...

2023-05-04 标签：fifo 数字电路数据缓存 1.5k 0

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