十大行业巨头成立Chiplet标准联盟，正式推出高速互联标准

3月2日，英特尔、AMD、Arm、高通、台积电、三星、日月光、Google云、Meta(Facebook)、微软等十大行业巨头成立了Chiplet标准联盟，正式推出了通用Chiplet（芯粒）的高速互联标准“Universal Chiplet Interconnect Express”，简称“UCIe”，旨在定义一个开放的、可互操作的标准，用于将多个硅芯片（或芯粒）通过先进封装的形式组合到一个封装中。

值得注意的是，台积电、三星、英特尔这三个全球领先的晶圆代工厂都将支持这项技术，并且还包括了x86和Arm两大最主流的处理器生态系统。

我们都知道，Chiplet（芯粒）技术对当前突破AI和CPU/GPU等大型计算芯片的算力瓶颈具有重要战略意义，是解决我国高质量发展进程中晶元工艺“卡脖子”难题的关键技术之一。然而Chiplet所面临的一大挑战就是“Chiplet之间的互联标准”问题。

因为，Chiplet技术本质上是多芯片颗粒封装基板技术大型化延展和PCB板体系小型化。利用更短距离、更低功耗、更高密度的芯片裸die间连接方式，突破单一芯片性能和良率等极限瓶颈，实现大带宽下的多芯片算力合并，形成多样化、多工艺的芯片组合，达到产品的最佳性能和长生命周期。其中如何实现各个芯粒之间高速互联，则是需要一个统一的互联标准。

此前，众多的芯片厂商都在推自己的互联标准，比如Marvell在推出模块化芯片架构时采用了Kandou总线接口；NVIDIA推出的用于GPU的高速互联NV Link方案；英特尔免费向外界授权的AIB高级接口总线协议；台积电也有TSMC和Arm合作搞了LIPINCON协议；AMD也有Infinity Fabrie总线互联技术，以及用于存储芯片堆叠互联的HBM接口等等。

但是，随着Chiplet技术的逐步发展，未来来自不同厂商的芯粒之间的互联需求，必然会爆发。特别是对于IP厂商来说，其商业模式可能会由卖IP转向“IP芯片化”，即半导体IP核以硅片的形式提供，IP就是“芯粒”，可以实现IP的“即插即用”和“重复利用”，以解决原有先进制程工艺芯片面临的性能与成本的矛盾，并降低较大规模芯片的设计时间和风险，实现从SoC中的IP到SiP封装中以独立的芯粒形式呈现的IP。但是，如果各家芯片厂商都在推自己的标准，这将导致不同厂商的Chiplet之间的互联障碍，限制Chiplet的发展。

在此背景之下，如果能够有一个统一的Chiplet互联标准，那么自然将加速整个Chiplet生态的发展。于是，作为头部的处理器大厂及晶圆代工厂，自然是有动力来共同形成一个统一的标准来解决这一问题。

国内也曾于2020年成立了Chiplet产业联盟，作为发起成员的一站式IP和芯片定制服务及GPU领军企业芯动科技更是发布了中国第一个自主标准的Innolink Chiplet技术并率先实现商用。应对芯片互连标准不一、难以适配的特点，芯动科技Innolink Chiplet技术早已走在行业前沿，提供从架构、设计、晶元到封装和系统的全套解决能力，提供三种模式Chiplet的灵活定制，适配Board to Board、Chip to Chip、Package to Package、Die to Die互连，全面支持持CPU/GPU/NPU多场景应用，芯片和封装方案一体化，大大优化了功耗、延时、面积，实现高带宽、低成本，使个性化大型计算芯片和AIot芯片得到更为灵活的架构和技术支持。

据了解，目前该技术已成功应用于芯动的国产第一款自主高性能4K显卡GPU“风华一号”。通过Innolink Chiplett扩展，“风华1号”GPU显卡服务器用B卡，在A卡基础上直接性能翻倍，渲染能力达到320GPixel/秒，FP32浮点性能达到10T FLOPS；同时支持32路1080P@60fps和64路720P@30fps强渲染+低延迟编解码+AI计算，显存达到32GB。未来，UCIe 互连能大大提高Chiplet技术的应用便利性和广泛性，芯动的Innolink Chiplet技术势必也将更好更灵活地支持芯片厂商，从而加速国产高端芯片产品的设计量产流程。

审核编辑：符乾江