数字锁相环ADF4351原理详解与合成频率源的设计

摘 要： 以数字锁相环ADF4351和Xilinx公司的Spartan-6系FPGA为主要元件设计了一个合成频率源。重点讨论了ADF4351的工作原理、两者之间的SPI通信过程、电路板的设计过程，并给出了关键的控制代码和性能测试结果。该频率源具有结构简单、成本低廉、代码占用资源少、易于维护和升级等特点，在100~700 MHz的宽频范围内可输出SFDR为40 dB左右的稳定波形。
 

0 引言

合成频率源的研究始于上世纪70年代初，它具有频率稳定度高、频谱纯、相位噪声低等优点[1]，但由于技术难度高导致造价较为昂贵[2]。随着集成VCO式的锁相环芯片的出现，小型合成频率源的设计成为可能。本文旨在以ADF4351和XC6SLX9为主要部件，以ADISimPLL和Xilinx ISE为辅助，设计一个简便、低成本的合成频率源。

1 锁相环简介

锁相环（Phase-locked Loops，PLL）是以鉴相器（Phase Frequency Detector, PFD）和压控振荡器（Voltage-controlled Oscillator，VCO）为核心、对输入信号进行变频的一种负反馈系统。最常见的结构如图1[3]。

图中各信号之间的频率关系为式(1)：

其中N为整数分频器的数值，P为预分频器的数值，R为参考分频器的数值。

ADF4351是ADI公司制造的新款锁相环，内置压控振荡器，频率输出频率范围为35~4 400 MHz，功率分为+5 dBm、+2 dBm、-1 dBm、-4 dBm四档。

该锁相环的N计数器由3部分构成：16位的整数分频比INT、12位的小数模数MOD，以及12位的小数分频的分子FRAC，如图2所示。因此输出信号频率与输入信号频率的关系为式(2)：

式中的divider是输出分频器的值，可配置为1、2、4、8、16、32、64。

当FRAC被设置为0时，为整数分频模式，输出信号的分辨率是参考信号频率fref的整数倍。当FRAC不为0时，则工作于小数分频模式。

在通信方面，ADF4351的片内寄存器由三线式串行外设接口（Serial Peripheral Interface，SPI）进行控制，无奇偶校验。时序图如图3。

信号LE用于控制SPI通信的通断。DATA为待写入数据。CLK为时钟信号，芯片在时钟上升沿将DATA中的数值按最高有效位（Most Significant Bit，MSB）优先的方式逐位写入移位寄存器，寄存器的地址由DATA的最后3位决定。

ADF4351总共包含6个32位的寄存器，可以对各分频器数值、输出信号与输入信号的相位差以及输出信号功率等各项参数进行配置。

2 HDL代码的设计

为使锁相环输出所需信号，必须保证SPI通信正常进行。ADF4351的时序图中提供了7个关键的时间参数t1～t7，经过整理如图4。

图中的6个信号均由FPFA产生。设计参数如表1。

HDL代码使用Verilog语言编写，由两个模块构成，一个用于生成SPI通讯所用的信号，另一个用于执行时序逻辑。其中关键信号代码如下：

编写test fixture文件对HDL代码执行映射后仿真，得到的时序波形如图5。

其中rst为复位引脚，clk_clocked为时钟锁相指示引脚。图中的关键信号sclk、LE、data_out已满足表1所给出的时序约束。

该代码所占用的资源如图6。

其中用于衡量FPGA性能指标的触发器（Flip Flop，FF）和查找表（Look-Up Table，LUT）均只使用了1%，为代码的维护和后续升级留下了足够的余量。

3 电路设计