探索AD1877：单电源16位立体声ADC的卓越性能与应用

在数字音频领域，模拟到数字的转换至关重要。AD1877作为一款单电源16位立体声ADC，凭借其出色的性能和灵活的设计，在众多应用中展现出独特的优势。下面将从多个方面深入介绍AD1877。

文件下载：AD1877.pdf

产品概述

AD1877是一款基于Sigma Delta（∑∆）技术的立体声、16位过采样ADC，专为需要单5V电源的数字音频带宽应用而设计。它的每个单端通道由一个四阶一位噪声整形调制器和一个数字抽取滤波器组成。片上电压基准在温度和时间上保持稳定，为两个通道定义了满量程范围。两个通道的数字输出数据被时分复用到一个灵活的串行接口上。

产品特性

电气特性

• 电源与输入：采用单5V电源供电，具有单端双通道模拟输入。
• 性能指标：动态范围典型值达92dB，S/(THD+N)典型值为90dB，抽取器通带纹波仅0.006dB。
• 调制与抽取：拥有四阶、64倍过采样调制器和三级线性相位抽取器。
• 时钟与功耗：支持 (256 ×F{S}) 或 (384 ×F{S}) 输入时钟，掉电模式功耗小于100W（典型值）。
• 其他特性：具备输入过范围指示、片上电压基准和灵活的串行输出接口，采用28引脚SOIC封装。

应用领域

AD1877适用于多种消费类数字音频设备，如数字音频接收器、数字音频记录器（包括便携式CD - R、DCC、MD和DAT）、多媒体和消费电子设备、采样音乐合成器以及数字卡拉OK系统等。

工作原理

调制器噪声整形

AD1877的立体声内部差分模拟调制器采用了专有的前馈和反馈架构。该架构能以单位传递函数通过音频频段的输入信号，同时将一位比较器产生的量化噪声整形到音频频段之外。通过精心设计，量化噪声传递函数可被指定为高通滤波器，将量化噪声从音频频段转移到更高频率区域。此外，调制器还包含一个从第四积分器输出到第三积分器输入的反馈谐振器，可灵活放置噪声传递函数中的零点，实现更有效的噪声整形。64倍过采样简化了高性能音频模数转换系统的实现，抗混叠要求低，单极点滤波通常就足以消除接近 (F_{S}) 及其高次谐波的输入。四阶架构能有效将噪声整形到音频频段之外，并抑制所有∑∆架构中产生的空闲音。AD1877的调制器经过精心设计、仿真和测试，在其额定输入范围内的任何输入下都能保持稳定，若输入过载，它会在5µs内自动复位。

数字滤波器特性

数字抽取器接收调制器的立体声位流，并同时执行两项操作。一是对调制器整形到高频的量化噪声和其他音频频段外的输入信号进行低通滤波；二是将数据速率降低到等于 (F{S}) 的输出字速率。抽取器实现了对称有限脉冲响应（FIR）滤波器，具有线性相位响应，能实现窄过渡带（ (0.1 ×F{S}) ）、高阻带衰减（>90dB）和低通带纹波（<0.006dB）。窄过渡带允许以低至44.1kHz的 (F{S}) 对20kHz输入信号进行无衰减数字化。阻带衰减足以消除调制器量化噪声对输出的影响，低通带纹波可防止数字滤波器对音频信号产生失真。需要注意的是，数字滤波器本身以 (64 ×F{S}) 运行，因此通带、过渡带和阻带的奈奎斯特镜像会在频谱中以 (64 ×F_{S}) 的倍数重复出现。

采样延迟

AD1877的采样延迟（即群延迟）主要由数字抽取滤波器的处理时间决定。对于FIR滤波器，阶跃输入在输出端出现的时间是该阶跃输入在输入采样向量管道中间位置时。输入采样向量每 (64 ×F{S}) 更新一次，AD1877的群延迟公式为 (Group Delay (sec)=36 / F{S}(Hz)) 。常见采样率下的群延迟如下：	(F_{S})	群延迟
48kHz	750µs
44.1kHz	816µs
32kHz	1125µs

由于FIR滤波器的线性相位特性，群延迟变化（即不同频率下群延迟的差异）基本为零。

操作特性

电压基准和外部滤波电容

AD1877包含一个+2.25V的板载基准，用于确定输入范围。左右参考引脚（14和15）应按图3所示，用0.1µF陶瓷芯片电容与4.7µF钽电容并联旁路，且陶瓷芯片电容应靠近引脚。可通过在 (V{REF} L) （引脚14）和 (V{REF} R) （引脚15）引脚施加外部参考电压来覆盖内部基准，但不能单独覆盖左右参考引脚，且参考引脚仍需按图3所示旁路。不建议使用大于建议值4.7µF的电容旁路参考引脚，因为较大电容的充电时间长，可能影响自动校准结果。AD1877需要在引脚11、12、17和18上使用四个外部滤波电容，这些电容用于滤波单端到差分转换器的输出，应选用470pF NPO陶瓷芯片电容，并尽可能靠近AD1877封装放置。

采样时钟

外部主时钟提供给CLKIN（引脚28），驱动AD1877的调制器、抽取器和数字接口。采样时钟必须低抖动，以防止转换误差。若使用晶体振荡器作为时钟源，应按图3所示用0.1µF电容旁路。AD1877的输入时钟可通过 (384 / 256) 引脚选择 (256 ×F{S}) 或 (384 ×F{S}) 模式。在两种模式下，时钟都会被分频以获得调制器所需的 (64 ×F{S}) 时钟，输出字速率为 (F{S}) 。常见采样率下的时钟关系如下：	256模式CLKIN	384模式CLKIN	调制器采样率	输出字速率
12.288MHz	18.432MHz	3.072MHz	48kHz
11.2896MHz	16.9344MHz	2.822MHz	44.1kHz
8.192MHz	12.288MHz	2.048MHz	32kHz

AD1877的串行接口支持主模式和从模式。在从模式下，串行接口时钟必须由外部公共源提供；在主模式下，串行接口时钟输出由CLKIN内部生成。

复位、自动校准和掉电

有源低电平RESET引脚（引脚23）用于初始化数字抽取滤波器并清除输出数据缓冲区。复位状态下，AD1877定义为输出的所有数字引脚都被驱动到地（BCLK除外，其被驱动到RDEDGE（引脚6）定义的状态）。建议在初始上电时复位AD1877，以确保设备正确校准。复位信号必须保持低电平的时间应满足“规格”部分的要求。复位脉冲与主时钟CLKIN异步，但如果系统中使用多个AD1877并希望它们同时退出复位状态，公共复位脉冲应与CLKIN同步。多个AD1877可通过使用单个主时钟和单个复位信号实现同步。退出复位后，所有AD1877将同时开始采样。在从模式下，AD1877在LRCK的第一个下降沿之后的第一个上升沿之前处于非活动状态（所有输出静止，包括WCLK）。这个初始的LRCK低电平然后高电平的边沿可用于相对于系统中的其他AD1877“偏移”一个AD1877的采样启动时间。AD1877通过片上自动偏移校准实现指定性能，无需用户调整。自动校准在复位后立即进行，可消除单端到差分转换器、模拟调制器和抽取滤波器中的任何偏移。自动校准大约需要 (8192 ×(1 /(F{L} overline{R}{CK}))) 秒完成，在大多数应用中只需在上电时执行一次。在从模式下，自动校准所需的8192个周期在LRCK的第一个下降沿之后的第一个上升沿之后开始。AD1877的掉电模式通过有源低电平RESET引脚（引脚23）启用，掉电状态下转换器关闭，不进行转换。离开掉电状态时，AD1877将复位并开始自动校准。通过减慢主时钟输入可进一步降低功耗，但需注意AD1877有最小时钟频率要求。

标签过范围输出

AD1877的TAG串行输出（引脚27）用于指示输入电压的电平状态。TAG输出为TTL兼容逻辑电平，输出一对无符号二进制位，与LRCK同步（先MSB后LSB），表示当前转换信号相对于满量程的状态：大于1dB低于满量程、在1dB低于满量程范围内、在1dB高于满量程范围内或大于1dB高于满量程。TAG位的解码如下：	TAG位（MSB, LSB）	含义
0, 0	大于1dB低于满量程
0, 1	在1dB低于满量程范围内
1, 1	在1dB高于满量程范围内
1, 0	大于1dB高于满量程

应用问题

推荐输入结构

AD1877的输入结构为单端，便于电路板设计师实现高度功能集成。推荐的输入电路如图2所示，其中1µF交流耦合电容可实现5V供电下的输入电平偏移，并确保自动校准能正确消除偏移。单极点抗混叠RC滤波器的3dB点为240kHz，在20kHz处基本无衰减，在3MHz处衰减约22dB，足以抑制 (F_{S}) 噪声调制。若模拟输入外部交流耦合，则图2中的1µF交流耦合电容可省略。

模拟输入电压摆幅

模拟输入的单端输入范围在数据手册的“规格”部分以相对值指定。削波发生时的输入电平与电压基准电平线性相关，即基准电压高于典型值2.25V时，允许的无削波输入范围相应变宽；基准电压低于典型值时，允许的输入范围相应变窄。最大输入电压摆幅可通过以下比例计算： [frac{2.25 V (nominal reference voltage) }{3.1 V p-p(nominal voltage swing )}=frac{X Volts (measured reference voltage) }{Y Volts (maximum swing without clipping) }]

布局和去耦考虑

要获得AD1877的最佳性能，需密切关注电路板布局。遵循以下原则可在目标系统中实现92dB动态范围和90dB S/(THD + N)的典型值。AD1877评估板的原理图和布局图可从Analog Devices获取，这些设计实现了以下推荐原则：

• 电源引脚旁路：器件两侧各有一对数字电源引脚（引脚4和5、引脚24和25），用户应在每对电源引脚上尽可能靠近引脚处并联一个旁路芯片电容（10nF陶瓷）和一个去耦电容（1µF钽），并使引脚与电容之间的走线尽可能短而宽，以防止数字电源电流瞬变通过电感传输到器件输入。模拟电源（引脚9）到模拟接地平面之间应使用0.1µF芯片模拟电容与1.0µF钽电容并联，且引脚与电容之间的走线也应尽可能短而宽。
• 接地平面设计：AD1877应放置在分割接地平面上，数字接地平面位于封装顶部下方，模拟接地平面位于封装底部下方，分割位置在引脚8和9之间以及引脚20和21之间。接地平面应在封装中心下方的一处用约3mm的走线连接，这种接地平面技术可最小化射频传输和接收。
• 参考引脚旁路：每个参考引脚（14和15）应用0.1µF陶瓷芯片电容与4.7µF钽电容并联旁路，0.1µF芯片电容应尽可能靠近封装引脚，参考引脚到该电容的走线应尽可能短而宽，并避免该走线与任何模拟走线（引脚10、11、12、17、18、19）耦合，否则会导致偶次谐波失真。若参考电压需在印刷电路板的其他位置使用，应与任何信号相关走线屏蔽，以防止失真。
• 数字输出负载：应尽可能减小器件数字输出的电容负载，以减少从数字电源引脚汲取的数字尖峰电流，保持IC衬底安静。

提高SNR的方法

提高模数转换系统动态范围和SNR的一种经济有效的方法是将多个AD1877通道与一个公共模拟输入并联使用。由于独立调制器通道中的噪声不相关，每增加一倍AD1877通道数量，系统动态范围可提高3dB。相应抽取器通道的数字输出需进行算术平均，以获得正确数据格式的改进结果，通用微处理器或DSP可轻松完成平均操作。图5展示了使用单个AD1877的两个通道与单声道输入并联以提高动态范围3dB的电路。立体声实现则需要使用两个AD1877，并采用图2所示的推荐输入结构。

数字接口

操作模式

AD1877的灵活串行输出端口以二进制补码、MSB优先格式输出数据，输入和输出信号为TTL逻辑电平兼容。时分复用串行数据在SOUT（引脚26）上输出，先左声道后右声道，由左右时钟信号LRCK（引脚1）决定。该端口通过引脚选择进行配置，AD1877可工作在主模式或从模式，数据可处于右对齐、I2S兼容、字时钟控制或左对齐位置。各种模式选项通过Slave/Master Pin（7）、Right/Left Justify Pin（21）和MSB Delay Pin（22）进行引脚编程，这些引脚的功能总结如下：	S/M	RLJUST	MSBDLY	WCLK	BCLK	LRCK	串行端口操作模式
1	1	1	输出	输入	输入	从模式。WCLK对数据进行帧处理，MSB在第17个BCLK周期输出，在从模式下提供右对齐数据，BCLK频率为 (64 ×F_{S}) 。
1	1	0	输入	输入	输入	从模式。MSB在检测到WCLK为高电平后的BCLK周期输出，WCLK在BCLK有效边沿采样，MSB在下一个BCLK有效边沿有效。将WCLK置为高电平可得到I2S对齐数据。
1	0	1	输出	输入	输入	从模式。数据左对齐，WCLK对数据进行帧处理，WCLK在LRCK过渡后立即上升，MSB在第一个BCLK有效边沿有效。
1	0	0	输出	输入	输入	从模式。数据I2S对齐，WCLK对数据进行帧处理，WCLK在LRCK过渡后的第二个BCLK周期上升，MSB在第二个BCLK有效边沿有效。
0	1	1	输出	输出	输出	主模式。数据右对齐，WCLK对数据进行帧处理，在第17个BCLK周期变为高电平，BCLK频率为 (64 ×F_{S}) 。
0	1	0	输出	输出	输出	主模式。数据右对齐+1，WCLK在第17个BCLK周期脉冲，仅保持1个BCLK周期高电平，BCLK频率为 (64 ×F_{S}) 。
0	0	1	输出	输出	输出	主模式。数据左对齐，WCLK对数据进行帧处理，BCLK频率为 (64 ×F_{S}) 。
0	0	0	输出	输出	输出	主模式。数据I2S对齐，WCLK对数据进行帧处理，BCLK频率为 (64 ×F_{S}) 。

串行端口数据时序序列

RDEDGE输入（引脚6）选择位时钟（BCLK）极性。RDEDGE为高电平时，数据在BCLK下降沿传输，在BCLK上升沿有效；RDEDGE为低电平时，数据在BCLK上升沿传输，在BCLK下降沿有效。“采样”用于表示串行数据有效的BCLK边沿（上升或下降），“传输”用于表示另一个BCLK边沿。S/M输入（引脚7）选择从模式（S/M为高电平）或主模式（S/M为低电平）。在从模式下，BCLK可以是连续的或门控的。在主模式下，位时钟（BCLK