TI CDCU877和CDCU877A：高性能1.8V锁相环时钟驱动器深度解析

在当今的电子设计领域，时钟驱动器是确保系统稳定运行的关键组件之一。德州仪器（TI）的CDCU877和CDCU877A这两款1.8V锁相环（PLL）时钟驱动器，专为双倍数据速率（DDR II）应用而设计，具有诸多卓越特性。下面，我们就来详细了解一下这两款产品。

文件下载：cdcu877a.pdf

一、产品特性亮点

1. 广泛兼容性

CDCU877和CDCU877A具备扩频时钟（SSC）兼容性，能够有效降低电磁干扰（EMI），满足不同系统环境的需求。对于那些对电磁兼容性有严格要求的应用场景，这一特性显得尤为重要。

2. 出色的电气性能

• 频率范围：其工作频率范围为10 MHz至400 MHz，可适应多种不同的应用需求。无论是低速系统调试，还是高速数据传输系统，都能稳定发挥作用。
• 低功耗：电流消耗小于135 mA，有助于降低系统的整体功耗，提高能源利用效率。在追求绿色节能的今天，低功耗特性可以延长设备的续航时间。
• 低抖动和低偏移：具有极低的周期抖动（±20 ps）、低静态相位偏移（±50 ps）和低动态相位偏移（±15 ps）。这些特性确保了时钟信号的准确性和稳定性，对于高速数据传输和高精度计时至关重要。

  3. 丰富的输出配置

  该驱动器能够将一个差分时钟输入分配到十个差分输出，同时还提供一个差分反馈时钟输出。这种多输出的配置方式，为系统的时钟分布提供了极大的灵活性，可满足不同设备对时钟信号的需求。

二、产品详细描述

1. 功能原理

CDCU877是一款高性能、低抖动、低偏移的零延迟缓冲器。它将差分时钟输入对（CK，CK）分配到十个时钟输出差分对（Yn，Yn）和一个反馈时钟输出差分对（FBOUT，FBOUT）。时钟输出由输入时钟（CK，CK）、反馈时钟（FBIN，FBIN）、LVCMOS控制引脚（OE，OS）和模拟电源输入（AVDD）共同控制。

2. 控制逻辑

• OE引脚：当OE为低电平时，除FBOUT/FBOUT外的时钟输出被禁用，但内部PLL仍会保持锁定频率。
• OS引脚：是一个可编程引脚，必须连接到GND或VDD。当OS为高电平时，OE的功能如上述所述；当OS和OE都为低电平时，OE对Y7/Y7无影响，Y7/Y7可以自由运行。
• AVDD引脚：当AVDD接地时，PLL关闭并旁路，可用于测试目的。

  3. 低功耗模式

  当两个时钟输入（CK，CK）都为逻辑低电平时，设备会进入低功耗模式。此时，一个独立于输入缓冲器的输入逻辑检测电路会检测到低电平，并使设备处于低功耗状态，所有输出、反馈和PLL都将关闭。当时钟输入从逻辑低电平转换为差分信号时，PLL重新开启，输入和输出被启用，PLL会在规定的稳定时间内实现反馈时钟对（FBIN，FBIN）和时钟输入对（CK，CK）之间的相位锁定。

三、产品选型与订购信息

1. 封装形式

CDCU877和CDCU877A提供两种封装形式：52球μBGA（MicroStar™ Junior BGA，0.65-mm间距）和40引脚MLF。不同的封装形式适用于不同的应用场景和电路板布局要求。

2. 订购信息

根据工作温度范围（-40°C至85°C），有多种不同的订购型号可供选择。例如，52球BGA封装有CDCU877ZQL、CDCU877AZQL、CDCU877GQL、CDCU877AGQL等；40引脚MLF封装有CDCU877RHA、CDCU877ARHA、CDCU877RTB、CDCU877ARTB等。具体的封装和订购信息可参考文档末尾的封装选项附录或TI官网。

四、电气特性与参数要求

1. 绝对最大额定值

在使用CDCU877和CDCU877A时，需要注意其绝对最大额定值。例如，电源电压范围（VCC）为 -0.5 V至2.5 V，输入电压范围（VI）和输出电压范围（VO）为 -0.5 V至VDDQ + 0.5 V等。超过这些额定值可能会对设备造成永久性损坏。

2. 推荐工作条件

为了确保设备的正常运行和最佳性能，应在推荐工作条件下使用。例如，输出电源电压（VDDQ）为1.7 V至1.9 V，模拟电源电压（AVDD）为1.8 V，输入电压和电流等参数也有相应的范围要求。

3. 电气特性参数

在推荐的工作自由空气温度范围内，CDCU877和CDCU877A具有一系列特定的电气特性参数。如高电平输出电压（VOH）、低电平输出电压（VOL）、输入电流（II）、电源电流（IDD）等。这些参数对于评估设备的性能和设计电路具有重要意义。

4. 时序要求

• 时钟频率：工作时钟频率范围为10 MHz至400 MHz，应用时钟频率范围为160 MHz至340 MHz。在不同的频率范围内，PLL的性能和要求也有所不同。
• 占空比：输入时钟的占空比要求为40%至60%。
• 稳定时间：集成PLL电路在电源上电后，需要12 μs的稳定时间来实现反馈信号与参考信号的相位锁定。在正常工作中，当CK和CK进入低功耗模式后再返回有源操作时，也需要相同的稳定时间。

五、开关特性

1. 使能和禁用时间

OE引脚控制时钟输出的使能和禁用，使能时间（ten）和禁用时间（tdis）典型值均为8 ns，确保了快速的响应速度。

2. 抖动和偏移参数

• 周期抖动：在不同的频率范围内，周期抖动（tjit(cc+)和tjit(cc-)）有不同的规格要求。例如，在160 MHz至190 MHz范围内，周期抖动为±40 ps；在160 MHz至340 MHz范围内，周期抖动为±30 ps。
• 相位偏移：静态相位偏移时间（t(ω)）为 -50 ps至50 ps，动态相位偏移时间（t(ω)dyn）为 -15 ps至15 ps。
• 输出时钟偏移：输出时钟偏移（tsk(o)）最大为35 ps，保证了输出时钟信号的一致性。

  3. 压摆率和其他参数

  输入和输出时钟的压摆率、输出差分对交叉电压、SSC调制频率等参数也都有明确的规定，这些参数对于确保信号的质量和系统的稳定性至关重要。

六、应用建议与注意事项

1. 电源滤波

为了保证PLL的稳定运行，推荐对AVDD进行滤波处理。可以使用一个2200 pF的电容器靠近PLL放置，同时使用宽走线连接PLL的模拟电源和地。建议使用的磁珠型号为Fair-Rite PN 2506036017Y0或等效产品。

2. 静电防护

由于这些设备内置的ESD保护有限，在存储或处理过程中，应将引脚短接在一起或把设备放在导电泡沫中，以防止静电对MOS栅极造成损坏。

3. 输入时钟要求

为了消除输入压摆率对静态相位偏移的影响，建议参考时钟输入CK和CK以及反馈时钟输入FBIN和FBIN的输入压摆率尽量相等，推荐的目标压摆率为2.5 V/ns。

CDCU877和CDCU877A这两款1.8V锁相环时钟驱动器以其出色的性能和灵活的配置，为DDR II应用提供了可靠的时钟解决方案。在实际设计中，工程师们需要根据具体的应用需求和系统要求，合理选择和使用这两款产品，同时注意各项参数和注意事项，以确保系统的稳定运行和高性能表现。大家在使用过程中遇到过哪些类似产品的挑战呢？欢迎在评论区分享。