CDCU877 用于DDR2 SDRAM应用的1.8V锁相环时钟驱动器技术手册

该CDCU877是一款高性能、低抖动、低偏斜、零延迟缓冲器，可分配差分时钟输入 对（CK、CK）到十个差分时钟输出对（Yn、Yn）和一个差分对反馈时钟输出 （FBOUT，FBOUT）。时钟输出由输入时钟（CK、CK）、反馈时钟（FBIN、FBIN）、 LVCMOS 控制引脚（OE、OS）和模拟电源输入（AV DD ).当OE为低电平时，时钟输出，除了 FBOUT/FBOUT被禁用，而内部PLL继续保持其锁定频率。作系统（输出选择） 是必须连接到 GND 或 V 的程序引脚 DD .当作系统为高电平时，OE 功能如前所述。什么时候 OS和OE都较低，OE对Y7/Y7没有影响，它们是自由运行的。当 AVDD接地，PLL 接动 关闭并绕过测试目的。
*附件：cdcu877.pdf

当两个时钟输入（CK、CK）逻辑低电平时，器件进入低功耗模式。输入逻辑检测电路 在差分输入上，独立于输入缓冲器，检测逻辑低电平并在低功耗状态下运行 其中所有输出、反馈和 PLL 均处于关闭状态。当时钟输入从逻辑低电平转换为逻辑低电平 差分信号，PLL 重新导通，输入和输出使能，PLL 获得锁相 反馈时钟对（FBIN、FBIN）和时钟输入对（CK、CK）在规定的稳定时间内。

该CDCU877能够跟踪扩频时钟 （SSC） 以降低 EMI。该器件工作温度范围为 -40°C 至 85°C。

特性

• 用于双倍数据速率 （DDR II） 应用的 1.8V 锁相环时钟驱动器
• 兼容扩频时钟
• 工作频率：10 MHz 至 400 MHz
• 低电流消耗：<135 mA
• 低抖动（周期-周期）：±30 ps
• 低输出偏斜：35 ps
• 低周期抖动：±20 ps
• 低动态相位偏移：±15 ps
• 低静态相位偏移：±50 ps
• 将一个差分时钟输入分配给十个差分输出
• 52 引脚 μBGA（MicroStar™ Junior BGA，0.65 mm 间距）和 40 引脚 MLF
• 外部反馈引脚（FBIN、FBIN）用于将输出与输入时钟同步
• 达到或超过PC2-3200/4300的JESD82-8 PLL标准
• 故障安全输入

参数

‌一、核心特性‌

• ‌应用场景‌：专为DDR II设计的1.8V锁相环时钟驱动器，支持10 MHz至400 MHz工作频率。
• ‌性能参数‌：
  • 低功耗：静态电流<135 mA
  • 低抖动：周期抖动±30 ps，周期周期抖动±20 ps
  • 低偏移：输出偏移35 ps，动态相位偏移±15 ps
  • 兼容扩频时钟（SSC），支持PC2-3200/4300标准

‌二、功能描述‌

1. ‌信号分配‌：
   • 将1对差分输入时钟（CK/CK）分配至10对差分输出（Yn/Yn）及1对反馈输出（FBOUT/FBOUT）。
   • 通过FBIN/FBIN引脚实现输入与输出的同步。
2. ‌控制逻辑‌：
   • ‌ OE（输出使能） ‌：低电平时禁用输出（FBOUT除外），PLL保持锁定状态。
   • ‌ OS（输出选择） ‌：需接地或接VDD，与OE配合控制Y7/Y7的自由运行模式。
   • ‌低功耗模式‌：当CK/CK均为低电平时，关闭所有输出及PLL。

‌三、封装与型号‌

• ‌封装选项‌：
  • 52球μBGA（0.65mm间距）
  • 40引脚MLF（6.0×6.0mm）
• ‌型号后缀‌：如CDCU877ZQL（-40°C至85°C）、CDCU877ARHA（工业级）等。

‌四、电气特性‌

• ‌工作电压‌：1.7V至1.9V（VDDQ/AVDD）。
• ‌时序参数‌：
  • 稳定时间≤12 μs
  • 输出使能/禁用延迟≤8 ns
  • 静态相位偏移±50 ps

‌五、设计注意事项‌

• ‌ESD防护‌：需短接引脚或使用导电泡沫存储。
• ‌AVDD滤波‌：推荐使用4.7μF+2200pF电容组合，靠近PLL布局。
• ‌散热设计‌：需将封装热焊盘焊接至PCB以优化散热。

‌六、测试与验证‌

• ‌负载电路‌：提供两种测试电路（图2/图3）用于测量差分交叉电压及动态参数。
• ‌抖动测试‌：包括周期抖动（±115 ps@160-190MHz）、半周期抖动（±70 ps@190-250MHz）。