Texas Instruments CDCU877/CDCU877A：高性能时钟驱动器的卓越之选

在电子设备的设计中，时钟信号的精确分配和管理至关重要。Texas Instruments的CDCU877和CDCU877A 1.8 - V相位锁相环（PLL）时钟驱动器，凭借其出色的性能和丰富的特性，成为了众多应用中的理想选择。本文将深入介绍这两款器件的特点、功能及应用注意事项。

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一、器件特性亮点

1. 广泛的频率支持

CDCU877和CDCU877A适用于双数据速率（DDR II）应用，其工作频率范围为10 MHz至400 MHz，能够满足不同系统的时钟需求。无论是低速系统调试还是高速数据传输，都能稳定工作。

2. 低功耗与低抖动

• 低电流消耗：器件的静态电流消耗极低，在时钟输入为逻辑低电平时，静态电流（(I{DD(LD)})）仅为500 μA；动态电流消耗也得到了有效控制，在270 MHz时钟频率下，所有输出开路时，动态电流（(I{DD})）小于135 mA 。
• 低抖动性能：具有出色的抖动指标，如周期 - 周期抖动（(t{jit(cc)})）在160 MHz至340 MHz频率范围内为±30 ps，周期抖动（(t{jit(per)})）为±20 ps，能够确保时钟信号的稳定性和准确性。

3. 多输出分配

该器件可以将一个差分时钟输入分配到十个差分输出和一个差分反馈时钟输出，满足了复杂系统中多个时钟信号的同步需求。

4. 多种封装形式

提供52 - 球μBGA（MicroStar™ Junior BGA，0.65 - mm间距）和40 - 引脚MLF两种封装形式，方便不同设计的布局和安装。

5. 符合行业标准

满足或超过JESD82 - 8 PLL标准，适用于PC2 - 3200/4300等应用，确保了与其他设备的兼容性。

二、功能详细解析

1. 时钟输出控制

时钟输出受输入时钟（CK, CK）、反馈时钟（FBIN, FBIN）、LVCMOS控制引脚（OE, OS）和模拟电源输入（AVDD）的控制。

• OE引脚：当OE为低电平时，除FBOUT/FBOUT外的时钟输出被禁用，但内部PLL仍保持锁定频率。
• OS引脚：是一个编程引脚，必须连接到GND或(V_{DD})。当OS为高电平时，OE功能如上述；当OS和OE都为低电平时，Y7/Y7自由运行。
• AVDD引脚：当AVDD接地时，PLL关闭并旁路，可用于测试目的。

2. 低功耗模式

当两个时钟输入（CK, CK）都为逻辑低电平时，器件进入低功耗模式。输入逻辑检测电路会检测到低电平，并使所有输出、反馈和PLL关闭。当输入时钟从逻辑低电平转变为差分信号时，PLL重新开启，输入和输出恢复正常，PLL在指定的稳定时间内实现反馈时钟对和输入时钟对之间的锁相。

3. 同步功能

外部反馈引脚（FBIN, FBIN）用于将输出与输入时钟同步，确保输出时钟与输入时钟的相位一致性。

三、电气与性能参数

1. 绝对最大额定值

在使用器件时，需要注意其绝对最大额定值，如电源电压范围（(V{CC})）为 - 0.5 V至2.5 V，输入电压范围（(V{I})）和输出电压范围（(V{O})）为 - 0.5 V至(V{DDQ}) + 0.5 V等。超出这些额定值可能会导致器件永久性损坏。

2. 推荐工作条件

为了确保器件的最佳性能，应在推荐工作条件下使用。例如，输出电源电压（(V{DDQ})）为1.7 V至1.9 V，模拟电源电压（(AV{DD})）为1.8 V等。

3. 电气特性

• 输入输出电压和电流：输入电流在不同引脚有所不同，如CK和CK引脚的输入电流为±250 μA，OE、OS、FBIN和FBIN引脚的输入电流为±10 μA。输出电压在不同负载电流下也有相应的规定，如高电平输出电压（(V{OH})）在(I{OH}) = - 100 μA时为(V_{DDQ}) - 0.2 V。
• 电容特性：输入电容（(C_{I})）在CK、CK和FBIN、FBIN引脚为2至3 pF。

4. 开关特性

包括使能时间（(t{en})）、禁用时间（(t{dis})）、抖动和相位偏移等参数。例如，使能时间和禁用时间均为8 ns，周期 - 周期抖动在不同频率范围有明确的指标。

四、应用注意事项

1. 电源滤波

为了保证PLL的稳定性，推荐对(AV_{DD})进行滤波处理。可以使用2200 - pF电容靠近PLL放置，采用宽走线连接PLL和电容到AGND，并使用合适的磁珠（如Fair - Rite PN 2506036017Y0或等效产品）。

2. 输入输出负载

在测试和实际应用中，需要注意输入和输出的负载情况。不同的测试使用不同的负载/电路板，测量输入和输出差分对交叉电压时使用图2的负载/电路板，测量其他参数时使用图3的负载/电路板。

3. 布局布线

在PCB布局时，应确保参考时钟输入CK和CK以及反馈时钟输入FBIN和FBIN的输入斜速率尽量相等，以减少静态相位偏移的影响。同时，要注意电源和地的连接，避免干扰。

五、封装与订购信息

1. 封装形式

提供NFBGA（NMK）和VQFN（RHA）等封装，不同封装适用于不同的应用场景和布局需求。

2. 订购信息

有多种可订购的部件编号可供选择，如CDCU877ANMKR、CDCU877ARHAR等，用户可以根据自己的需求进行选择。

CDCU877和CDCU877A 1.8 - V PLL时钟驱动器以其高性能、低功耗和丰富的功能，为电子工程师在时钟信号分配和管理方面提供了可靠的解决方案。在实际应用中，工程师需要根据具体需求合理选择封装和工作条件，并注意布局布线和电源滤波等问题，以充分发挥器件的性能优势。你在使用这类时钟驱动器时，遇到过哪些挑战呢？欢迎在评论区分享你的经验。