LMK04000 家族时钟抖动清理器：高精度时钟解决方案

在电子设计领域，时钟信号的稳定性和低抖动特性对于众多应用至关重要。TI 的 LMK04000 家族时钟抖动清理器凭借其卓越的性能和丰富的功能，为数据转换、无线通信、网络等多个领域提供了高精度的时钟解决方案。今天，我们就来深入了解一下 LMK04000 家族的相关特性和应用。

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一、产品概述

LMK04000 家族包括 LMK04000、LMK04001、LMK04002、LMK04010、LMK04011、LMK04031 和 LMK04033 等型号。该家族产品采用级联 PLLatinum™ 架构，结合外部晶体和变容二极管，能够在无需高性能压控晶体振荡器（VCXO）模块的情况下，实现低噪声抖动清理、时钟倍频和分配功能，提供亚 200 飞秒（fs）的均方根（RMS）抖动性能。

二、产品特性亮点

（一）级联 PLL 架构

• PLL1：具有高达 40 MHz 的鉴相器速率，集成了低噪声晶体振荡器电路，支持双冗余输入参考时钟并具备信号丢失检测（LOS）功能。其窄环路带宽（10 Hz - 200 Hz）设计，可有效抑制参考时钟在传输路径上累积的高频偏移相位噪声，同时保留参考时钟输入信号的频率精度，为 PLL2 提供一个干净的参考时钟。
• PLL2：归一化 [1 Hz] PLL 噪声基底低至 - 224 dBc/Hz，鉴相器速率最高可达 100 MHz，具备输入频率倍增器和集成低噪声 VCO。较宽的环路带宽（50 kHz - 200 kHz）设计，能够充分利用内部 VCO 在高频偏移下的出色相位噪声特性，与 PLL1 协同工作，实现超低抖动输出。

（二）超低 RMS 抖动性能

• 在 12 kHz - 20 MHz 频率范围内，RMS 抖动低至 150 fs；在 100 Hz - 20 MHz 频率范围内，RMS 抖动为 200 fs。如此低的抖动特性，能够满足对时钟精度要求极高的应用场景，如高速数据转换器和高精度测量设备等。

（三）丰富的输出类型和高时钟速率支持

• 支持 LVPECL/2VPECL、LVDS 和 LVCMOS 等多种输出类型，适用于不同的应用需求。
• 最高支持 1080 MHz 的时钟速率，可满足高速系统的时钟需求。

（四）其他特性

• 上电时提供默认时钟输出（CLKout2），可用于为现场可编程门阵列（FPGA）或微控制器提供初始时钟。
• 具备五个专用通道分频器和延迟模块，可灵活调整时钟输出的频率和相位。
• 系列内的器件引脚兼容，方便设计人员进行不同型号之间的替换和升级。
• 工作温度范围为 -40°C 至 85°C，适用于工业环境。
• 工作电压范围为 3.15 V 至 3.45 V，采用 48 引脚 WQFN 封装（7.0 x 7.0 x 0.8 mm）。

三、应用领域广泛

（一）数据转换领域

在高精度数据转换器中，稳定且低抖动的时钟信号对于提高数据转换的精度和速度至关重要。LMK04000 家族的低抖动特性能够有效减少时钟噪声对数据转换过程的影响，确保数据的准确采集和处理。

（二）无线基础设施

无线通信系统对时钟的稳定性和抗干扰能力要求极高。LMK04000 家族的双冗余输入和低噪声特性，能够为无线基站、接入点等设备提供可靠的时钟信号，保证无线通信的稳定传输。

（三）网络通信

在 SONET/SDH、DSLAM 等网络设备中，精确的时钟同步是实现数据准确传输和交换的关键。LMK04000 家族可提供高精度的时钟信号，满足网络设备对时钟同步的严格要求。

（四）其他领域

还可应用于医疗设备、军事/航空航天、测试测量以及视频等领域，为这些领域的高精度设备提供稳定可靠的时钟源。

四、功能详细解析

（一）系统架构

级联 PLL 架构的设计旨在在宽范围的输出频率和相位噪声偏移频率下实现最低的抖动性能。PLL1 与外部参考时钟和 VCXO 配合使用，为 PLL2 提供频率准确、低相位噪声的参考时钟。PLL2 则负责进行频率倍频，通过合理选择 PLL2 的环路带宽，充分发挥内部 VCO 在高频偏移下的优势，实现整体最佳的相位噪声和抖动性能。

（二）冗余参考输入与 LOS 检测

• 该家族器件具有两个与 LVDS/LVPECL/LVCMOS 兼容的参考时钟输入（CLKin0 和 CLKin1），用户可选择固定输入，也可配置为两种自动切换模式。当选择自动切换模式时，CLKinX_LOS 输出可指示所选参考时钟输入的信号状态。
• 如果 PLL1 原本处于锁定状态，而两个参考时钟都丢失，那么设备的频率精度将由 PLL1 上使用的 VCXO 的绝对调谐范围决定。

（三）集成环路滤波器极点

PLL2 具有可编程的 3 阶和 4 阶环路滤波器极点。启用时，可从固定值范围内选择内部电阻和电容值，以实现 3 阶或 4 阶环路滤波器响应，与芯片附近安装的外部组件相辅相成，优化环路性能。

（四）时钟分配与控制

• 时钟分配：具备至少五个输出的时钟分配模块，输出类型包括 LVPECL、2VPECL、LVDS 和 LVCMOS，具体组合由器件型号决定。2VPECL 是 National Semiconductor 的专有配置，可产生 2 Vpp 的差分摆幅，与许多数据转换器兼容。
• 分频与延迟：每个时钟分配通道都包括一个通道分频器和延迟调整模块。分频器的取值范围为 2 至 510，以 2 为步长，“旁路”模式相当于 1 分频；时钟输出延迟寄存器支持 150 ps 的步长，总延迟范围为 0 至 2250 ps。
• 全局同步与输出使能：SYNC 输入可用于同步所有活动时钟输出，当 SYNC 为低电平时，输出也被拉低；当 SYNC* 变为高电平时，时钟输出同时变为高电平。每个时钟输出通道都可通过时钟输出使能控制位单独控制，同时受全局输出使能输入引脚（GOE）的控制。锁检测（LD）信号可连接到 GOE 引脚，当合成器未锁定时，自动禁用所有输出。

五、电气特性分析

（一）输入输出规范

• 输入时钟：CLKin0 和 CLKin1 的输入时钟频率在手动选择模式下为 0.001 - 400 MHz，在自动切换模式下为 1 - 400 MHz，输入时钟的摆率建议不低于 0.5 V/ns 以满足抖动性能要求。
• 输出类型：不同输出类型（LVDS、LVPECL、2VPECL、LVCMOS）具有各自的电气特性，如最大频率、输出电压、偏置电压等。例如，LVDS 输出的最大频率可达 1080 MHz，差分输出电压在特定条件下为 250 - 450 mV 等。

（二）PLL 特性

• PLL1：鉴相器频率最高可达 40 MHz，电荷泵源电流和灌电流可编程，电荷泵的失配、电流随电压和温度的变化等参数都有明确的规范。
• PLL2：参考输入频率在不同配置下有不同的限制，鉴相器频率最高可达 100 MHz，电荷泵源电流和灌电流同样可编程，并且对归一化相位噪声贡献等指标也有详细规定。

（三）VCO 特性

不同型号的 VCO 调谐范围不同，如 LMK040x0 为 1185 - 1296 MHz，LMK040x1 为 1430 - 1570 MHz 等。VCO 还具有输出功率、调谐灵敏度等特性，并且给出了开环和闭环状态下的相位噪声和抖动指标。

六、编程与配置

（一）寄存器编程

LMK040xx 器件通过多个 32 位寄存器进行编程，每个寄存器由 4 位地址字段和 28 位数据字段组成。编程时，数据按 MSB 优先的顺序时钟输入，最后通过 LE 信号的高低变化将内容锁存到所选寄存器中。为了实现正确的频率校准，在编程寄存器 15 之前，必须确保 OSCin 端口有有效信号输入。

（二）推荐编程顺序

• 首先将 R7 的复位位设置为 1，确保设备处于默认状态；再次编程 R7 时，将复位位清零。
• 依次编程 R0 - R4 寄存器，配置时钟输出的相关功能，如通道复用器输出选择、分频值、延迟值和使能/禁用位等。
• 按照寄存器映射表中的默认值编程 R5、R6、R8 - R10 寄存器。
• 编程 R11 寄存器，配置参考时钟输入的类型、LOS 超时、LOS 类型和模式（手动或自动切换）。
• 编程 R12 寄存器，配置 PLL1 的电荷泵增益、极性、R 计数器和 N 计数器。
• 最后编程 R13 - R15 寄存器，配置 PLL2 的参数、晶体模式选项和某些全局断言功能。

七、应用设计要点

（一）系统级连接

在典型应用中，需要注意输入时钟的耦合方式（AC 或 DC）、参考时钟的冗余设计、环路滤波器的设计以及时钟输出的耦合和终端匹配等问题。例如，VCO 输出缓冲器信号（Fout）在启用时应使用 100 pF 电容进行 AC 耦合；时钟输出都应使用 0.1 µF 电容进行 AC 耦合，并根据输出类型选择合适的终端电阻。

（二）电源管理

推荐将时钟输出的电源引脚连接到专用电源平面，其他电源引脚连接到第二个电源平面。此外，LMK04000 家族内部为 PLL 和 VCO 模块提供了电压调节器，以增强抗噪能力。

（三）热管理

由于该家族器件的功耗可能较高，需要注意热管理。为保证可靠性和性能，芯片温度应限制在最高 125°C。可通过在 PCB 上设计散热焊盘和多个过孔连接到接地平面，以及在 PCB 另一侧设置铜面积约为 2 平方英寸的散热区域等方式，将热量从芯片散发出去。

（四）晶体振荡器设计

如果选择使用外部晶体实现振荡器，需要注意晶体的负载电容匹配、等效串联电阻（ESR）和功率耗散能力等参数。根据参考设计电路，合理选择和计算电容、电阻值，确保振荡器的稳定运行。

（五）终端匹配

在终端匹配时钟驱动器时，应遵循传输线理论，确保良好的阻抗匹配，防止信号反射。不同类型的时钟驱动器（LVDS、LVPECL）需要不同的负载和终端匹配方式，同时要确保接收器的直流偏置电压符合其规格要求。

八、总结

LMK04000 家族时钟抖动清理器以其级联 PLL 架构、超低抖动性能、丰富的功能和广泛的应用领域，为电子工程师提供了一个强大而可靠的时钟解决方案。在实际设计中，我们需要充分了解其特性、功能和编程配置方法，同时注意应用设计中的各个要点，才能充分发挥该系列器件的性能优势，为高性能电子系统提供稳定准确的时钟信号。大家在使用过程中有什么问题或者经验，欢迎一起交流探讨！