‌LMK04011 低噪声时钟抖动清除器技术文档总结

LMK04000系列精密时钟调理器提供低噪声抖动清除、时钟倍增和分配，无需高性能压控晶体振荡器 （VCXO） 模块。LMK04000 系列采用级联 PLLatinum 架构，结合外部晶体和变容二极管，提供低于 200 飞秒 （fs） 的均方根 （RMS） 抖动性能。
*附件：lmk04011.pdf

级联架构由两个高性能锁相环 （PLL）、一个低噪声晶体振荡器电路和一个高性能压控振荡器 （VCO） 组成。第一个PLL （PLL1）提供低噪声抖动清除器功能，而第二个PLL （PLL2）执行时钟生成。PLL1 可以配置为与外部 VCXO 模块配合使用，也可以使用带有外部晶体和变容二极管的集成晶体振荡器。当与非常窄的环路带宽一起使用时，PLL1 使用 VCXO 模块或晶体的卓越近相位噪声（偏移低于 50 kHz）来清洁输入时钟。PLL1的输出用作PLL2的干净输入基准电压源，锁定集成VCO。PLL2的环路带宽可以优化，以清除远相位噪声（偏移量高于50 kHz），其中集成VCO的性能优于PLL1中使用的VCXO模块或晶体。

LMK04000系列具有双冗余输入、五个差分输出和可选的上电默认时钟。输入模块配备了信号丢失检测和参考时钟的自动或手动选择。每个时钟输出由一个可编程分频器、一个相位同步电路、一个可编程延迟和一个LVDS、LVPECL或LVCMOS输出缓冲器组成。CLKout2 上提供默认启动时钟，可用于为现场可编程门阵列 （FPGA） 或微控制器提供初始时钟，在系统上电过程中对抖动清除器进行编程。

特性

• 级联 PLLatinum PLL 架构
• PLL1
• 相位检测器速率高达 40 MHz
• 集成低噪声晶体振荡器电路
• 带LOS的双冗余输入参考时钟
• PLL2
• 归一化 [1 Hz] PLL 本底噪声为 -224 dBc/Hz
• 鉴相器速率高达 100 MHz
• 输入倍频器
• 集成低噪声VCO
• 超低RMS抖动性能
• 150 fs RMS 抖动 （12 kHz – 20 MHz）
• 200 fs RMS 抖动 （100 Hz – 20 MHz）
• LVPECL/2VPECL、LVDS和LVCMOS输出
• 支持高达 1080 MHz 的时钟速率
• 上电时默认时钟输出 （CLKout2）
• 五个专用通道分频器和延迟模块
• 引脚兼容系列时钟设备
• 工业温度范围：-40 至 85 °C
• 3.15 V 至 3.45 V 工作电压
• 封装：48 引脚 LLP （7.0 x 7.0 x 0.8 mm）

参数

方框图

‌1. 产品概述‌
LMK04011是德州仪器（TI）推出的LMK04000系列精密时钟调节器成员，采用级联PLLatinum™架构，专为超低抖动时钟生成与分配设计。核心特性包括：

• ‌双PLL级联‌：PLL1（最高40MHz相位检测率）用于参考时钟清洁，PLL2（最高100MHz相位检测率）实现时钟生成，支持224dBc/Hz归一化噪声基底。
• ‌超低抖动性能‌：12kHz–20MHz带宽下150fs RMS，100Hz–20MHz下200fs RMS。
• ‌多格式输出‌：支持LVPECL/2VPECL、LVDS、LVCMOS，最高1080MHz时钟速率。
• ‌集成功能‌：默认上电时钟输出、5通道可编程分频/延时模块，工业级温度范围（-40°C至85°C）。

‌2. 关键应用领域‌

• 数据转换器时钟
• 无线基础设施
• 网络通信（SONET/SDH、DSLAM）
• 医疗、军事/航空航天设备
• 测试测量与视频系统

‌3. 架构与功能‌

• ‌PLL1‌：通过外部VCXO或晶体振荡器清洁输入时钟噪声，窄带宽优化近端相位噪声。
• ‌PLL2‌：集成低噪声VCO，宽带宽优化远端相位噪声，支持内部可编程环路滤波器（3/4阶）。
• ‌冗余输入‌：双参考时钟输入（CLKin0/1）支持自动切换和丢失检测（LOS）。
• ‌输出通道‌：每通道独立分频（2-510）、延时（0-2250ps）、同步（SYNC*引脚）及格式配置。

‌4. 电气特性‌

• ‌电源‌：3.15V–3.45V，典型功耗435mA（全输出使能）。
• ‌抖动性能‌：闭环模式下（使用高质量VCXO）低至105fs（12kHz–20MHz）。
• ‌封装‌：48引脚WQFN（7x7mm），带裸露焊盘增强散热。

‌5. 设计支持‌

• ‌环路滤波器‌：提供外部元件参数示例（如PLL2的C1=22pF, R2=1.8kΩ）。
• ‌晶体振荡器选项‌：支持6–20MHz外部晶体，需搭配变容二极管调谐电路。
• ‌输出端接方案‌：详述LVDS/LVPECL的AC/DC耦合配置及终端电阻选择。

‌6. 典型应用电路‌

• 双参考时钟输入（主/备）通过PLL1锁定至VCXO，清洁后驱动PLL2生成多路低抖动时钟。
• 输出端推荐使用AC耦合，LVPECL配置120Ω发射极电阻，LVDS需100Ω差分终端。

‌7. 性能优化建议‌

• VCXO选择直接影响输出相位噪声，建议优先选用近端噪声优于-132dBc/Hz@100Hz的型号。
• 启用PLL2频率倍增器（EN_PLL2_REF2X）可提升相位检测率，降低带内噪声。

‌8. 文档结构‌
包含引脚定义、寄存器映射（32位编程接口）、电气参数表格、典型性能曲线及布局指南，完整覆盖硬件设计与软件配置需求。