‌LMK04031 低噪声时钟抖动清除器技术文档总结

LMK04000系列精密时钟调理器提供低噪声抖动清除、时钟倍增和分配，无需高性能压控晶体振荡器 （VCXO） 模块。LMK04000 系列采用级联 PLLatinum 架构，结合外部晶体和变容二极管，提供低于 200 飞秒 （fs） 的均方根 （RMS） 抖动性能。
*附件：lmk04031.pdf

级联架构由两个高性能锁相环 （PLL）、一个低噪声晶体振荡器电路和一个高性能压控振荡器 （VCO） 组成。第一个PLL （PLL1）提供低噪声抖动清除器功能，而第二个PLL （PLL2）执行时钟生成。PLL1 可以配置为与外部 VCXO 模块配合使用，也可以使用带有外部晶体和变容二极管的集成晶体振荡器。当与非常窄的环路带宽一起使用时，PLL1 使用 VCXO 模块或晶体的卓越近相位噪声（偏移低于 50 kHz）来清洁输入时钟。PLL1的输出用作PLL2的干净输入基准电压源，锁定集成VCO。PLL2的环路带宽可以优化，以清除远相位噪声（偏移量高于50 kHz），其中集成VCO的性能优于PLL1中使用的VCXO模块或晶体。

LMK04000系列具有双冗余输入、五个差分输出和可选的上电默认时钟。输入模块配备了信号丢失检测和参考时钟的自动或手动选择。每个时钟输出由一个可编程分频器、一个相位同步电路、一个可编程延迟和一个LVDS、LVPECL或LVCMOS输出缓冲器组成。CLKout2 上提供默认启动时钟，可用于为现场可编程门阵列 （FPGA） 或微控制器提供初始时钟，在系统上电过程中对抖动清除器进行编程。

特性

• 级联 PLLatinum PLL 架构
• PLL1
• 相位检测器速率高达 40 MHz
• 集成低噪声晶体振荡器电路
• 带LOS的双冗余输入参考时钟
• PLL2
• 归一化 [1 Hz] PLL 本底噪声为 -224 dBc/Hz
• 鉴相器速率高达 100 MHz
• 输入倍频器
• 集成低噪声VCO
• 超低RMS抖动性能
• 150 fs RMS 抖动 （12 kHz – 20 MHz）
• 200 fs RMS 抖动 （100 Hz – 20 MHz）
• LVPECL/2VPECL、LVDS和LVCMOS输出
• 支持高达 1080 MHz 的时钟速率
• 上电时默认时钟输出 （CLKout2）
• 五个专用通道分频器和延迟模块
• 引脚兼容系列时钟设备
• 工业温度范围：-40 至 85 °C
• 3.15 V 至 3.45 V 工作电压
• 封装：48 引脚 LLP （7.0 x 7.0 x 0.8 mm）

参数

方框图

‌1. 产品概述‌
LMK04031是TI（德州仪器）推出的LMK04000系列精密时钟调节器成员，采用级联PLLatinum™架构，专为超低抖动时钟生成与分配设计。核心特性包括：

• ‌双PLL级联架构‌：PLL1（最高40MHz相位检测率）用于参考时钟清洁，PLL2（最高100MHz相位检测率）负责时钟生成，结合外部晶体/VCXO实现亚200飞秒(fs) RMS抖动性能。
• ‌输出类型‌：支持LVPECL/2VPECL、LVDS和LVCMOS输出，频率最高达1080MHz。
• ‌应用领域‌：数据转换器时钟、无线基础设施、网络设备（SONET/SDH）、医疗及军事航空等。

‌2. 关键特性‌

• ‌超低抖动‌：12kHz–20MHz带宽下150fs RMS，100Hz–20MHz下200fs RMS。
• ‌灵活配置‌：5个独立可编程通道（分频/延迟/使能控制），支持冗余参考输入（CLKin0/1）和自动切换模式。
• ‌集成功能‌：内置VCO（1430–1570MHz）、晶体振荡电路、频率倍增器及可编程环路滤波器（支持3/4阶）。

‌3. 架构与功能‌

• ‌PLL1‌：清洁输入时钟，窄带宽（10–200Hz）优化近端相位噪声。
• ‌PLL2‌：宽带宽（50–200kHz）抑制远端噪声，集成VCO提供低噪声时钟源。
• ‌时钟分配‌：各通道支持分频（2–510）、相位延迟（0–2250ps，步进150ps）及同步控制（SYNC*引脚）。

‌4. 电气特性‌

• ‌工作条件‌：3.15–3.45V供电，工业温度范围（-40°C至85°C）。
• ‌相位噪声‌：典型值-110dBc/Hz @1kHz偏移（250MHz输出）。
• ‌封装‌：48引脚WQFN（7.0×7.0×0.8mm），带裸露焊盘增强散热。

‌5. 设计支持‌

• ‌外部元件‌：需配置PLL1/PLL2环路滤波器，推荐使用高质量VCXO或晶体（6–20MHz）。
• ‌热管理‌：建议PCB设计包含散热过孔和铜层，确保结温≤125°C。
• ‌编程接口‌：通过Microwire串行接口（CLKuWire/DATAuWire/LEuWire）配置寄存器。

‌6. 典型应用电路‌

• 冗余参考时钟输入（LVDS/LVPECL/LVCMOS兼容）。
• 可选晶体振荡器模式（需外接晶体和变容二极管）。
• 输出端推荐AC耦合，LVDS/LVPECL需匹配终端电阻。

‌7. 性能优化建议‌

• 选择低相位噪声VCXO以优化整体抖动。
• 使用内部集成滤波器组件减少外部元件数量。
• 通过频率倍增器（EN_PLL2_REF2X）提升PLL2比较频率，降低带内噪声。

‌文档范围‌
涵盖器件功能、寄存器配置、电气参数、应用电路及布局指南，适用于高频低抖动时钟系统设计。