CDC337 是一款高性能、低偏斜时钟驱动器。它专为需要在时钟频率和时钟频率的二分之一下同步输出信号的应用而设计。四个 Y 输出以与时钟 (CLK) 输入相同的频率同相切换。四个Q输出的开关频率是CLK的一半。
当输出使能(OE)输入为低电平,清除(CLR)输入为高电平时,Y输出跟随CLK,Q输出在CLK处切换为低到高转换。将CLR设置为低电平将Q输出异步重置为低电平。当OE为高电平时,输出处于高阻抗状态。
CDC337 的工作温度为 -40°C 至 85°C。
*附件:cdc337.pdf
特性
- 低输出偏斜、低脉冲偏移,适用于时钟分配和时钟生成应用
- TTL兼容输入和CMOS兼容输出
- 将一个时钟输入分配到八个输出
- 四个同频输出
- 四个半频输出
- 分布式V
CC接地引脚可降低开关噪声 - 高驱动输出 (-48mA I
哦, 48毫安 I老) - 最先进的 EPIC-II B^TM的^BiCMOS设计显著降低功耗
- 封装选项包括塑料小外形 (DW)
参数

1. 产品概述
CDC337是德州仪器(TI)推出的高性能、低偏移时钟驱动器,采用 EPIC-ΙΙB™ BiCMOS 工艺,专为时钟分配和生成应用设计。核心功能包括:
- 1输入转8输出:单路时钟输入(CLK)驱动8路输出,其中4路(Y1-Y4)与CLK同频同相,另4路(Q1-Q4)输出半频信号。
- 低偏移特性:输出间最大偏移(tsk(o))仅 0.75ns,脉冲偏移(tsk(p))0.9ns。
- 工作温度:**-40°C至85°C**(工业级)。
2. 关键特性
- 电气性能:
- TTL兼容输入/CMOS兼容输出,供电范围 4.75V至5.25V(典型5V)。
- 高驱动能力:**±48mA** 输出电流(IOH/IOL)。
- 控制逻辑:
- 输出使能(OE)和异步清零(CLR)控制,支持高阻态输出。
- 分布式VCC/GND引脚设计,降低开关噪声。
- 封装选项:
- 20引脚塑料小外形封装(DW),符合RoHS标准。
3. 功能逻辑
- 控制真值表:| OE | CLR | CLK | Y输出 | Q输出 |
| ------------------ | ------------------- | ------------------- | --------------------- | --------------------- |
| H | X | X | 高阻态(Z) | 高阻态(Z) |
| L | L | X | 低电平 | 异步复位(低电平) |
| L | H | ↑ | 跟随CLK | 半频切换 |
4. 电气参数
| 参数 | 条件 | 最小值 | 最大值 | 单位 |
|---|---|---|---|---|
| **传播延迟(tPLH/tPHL)** | CL=50pF, VCC=5V | 4 | 9 | ns |
| **静态电流(ICC)** | 输出高阻态 | - | 85 | mA |
| **输入电容(Ci)** | VI=2.5V或0.5V | - | 3 | pF |
5. 应用注意事项
- 布局建议:
- 输入时钟过渡时间需 **≤2.5ns**,避免信号反射。
- 未使用的输入引脚需固定为高/低电平。
- 绝对最大额定值:
- 输入电压范围:**-0.5V至7V**。
- 最大功耗:1.6W(SOIC封装,55°C静止空气)。
总结:CDC337是一款适用于工业温度范围的高精度时钟分配器件,其灵活的半频输出和低偏移特性使其成为同步系统的理想选择。
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。
举报投诉
-
开关频率
+关注
关注
2文章
424浏览量
22096 -
低电平
+关注
关注
1文章
238浏览量
13898 -
CLK
+关注
关注
0文章
132浏览量
17933 -
时钟驱动器
+关注
关注
0文章
96浏览量
14345
发布评论请先 登录
相关推荐
热点推荐
CDC2351-Q1 1:10时钟驱动器技术文档总结
该CDC2351是一种高性能时钟驱动器电路,可将一个输入 (A) 分配到十个输出 (Y),时钟分配的偏斜最小。输出使能 (OE\) 输入将输出禁用为高阻抗状态。每个输出都有一个内部串联阻尼电阻,以提高负载的信号完整性。该
CDC509 3.3V相位锁定环时钟驱动器技术文档总结
CDC509 是一款高性能、低偏斜、低抖动、锁相环 (PLL) 时钟驱动器。它使用 PLL 在频率和相位上将反馈 (FBOUT) 输出精确对齐到时钟 (CLK) 输入信号。它专为与同步 DRAM 一起使用而设计。
CDC516 3.3V相位锁定环时钟驱动器技术文档总结
CDC516 是一款高性能、低偏斜、低抖动、锁相环时钟驱动器。它使用锁相环 (PLL) 将反馈输出 (FBOUT) 与时钟 (CLK) 输入信号在频率和相位上精确对齐。它专为与同步 DRAM 一起使用而设计。
CDC341 1线至8线时钟驱动器技术文档总结
CDC341 是一款高性能时钟驱动器电路,可将一 (A) 输入信号分配到八 (Y) 输出,时钟分配偏移最小。通过使用控制引脚(1G 和 2G),无论 A 输入如何,输出都可以置于低电平状态。
传播延迟在工厂使用 P0 和
CDC340 1线至8线时钟驱动器技术文档总结
CDC340 是一款高性能时钟驱动器电路,可将一 (A) 输入信号分配给八 (Y) 输出,时钟分配偏斜最小。通过使用控制引脚(1G 和 2G),无论 A 输入如何,输出都可以置于高电平状态。
CDC328A 时钟驱动器技术文档总结
该CDC328A包含一个时钟驱动器电路,该电路分配一个 输入信号到六个输出,时钟分配的偏差最小。 通过使用极性控制输入 (T\/C),各种 可以获得真实输出和互补输出的组合。
CDC329A 时钟驱动器技术文档总结
该CDC329A包含一个时钟驱动器电路,该电路将一个输入信号分配到六个输出,时钟分配的偏斜最小。通过使用极性控制输入(T\/C),可以获得真输出和互补输出的各种组合。
该CDC3
CDC391 时钟驱动器技术文档总结
CDC391 包含一个时钟驱动器电路,该电路分配一个 输入信号到六个输出,时钟分配的偏差最小。 通过使用极性控制 (T\/C) 输入,各种 可以获得真实输出和互补输出的组合。这 output-enable 输入为 用于将输出禁
CDC2536 锁相环时钟驱动器技术文档总结
CDC2536是一款高性能、低偏斜、低抖动的时钟驱动器。它使用锁相环 (PLL) 将时钟输出信号在频率和相位上精确对齐到时钟输入 (CLKIN) 信号。它专门设计用于同步 DRAM 和
CDC2351 1线转10线时钟驱动器技术文档总结
该CDC2351是一种高性能时钟驱动器电路,可将一个输入 (A) 分配到十个输出 (Y),时钟分配的偏斜最小。输出使能 (OE\) 输入将输出禁用为高阻抗状态。每个输出都有一个内部串联阻尼电阻,以提高负载的信号完整性。该

CDC337 时钟驱动器技术文档总结
评论