‌SN74SSTUB32866 25位可配置寄存缓冲器（带地址奇偶校验）技术文档摘要

这款 25 位 1：1 或 14 位 1：2 可配置寄存器缓冲器设计用于 1.7V 至 1.9V VCC 工作。在 1：1引脚配置，每个DIMM只需要一个器件即可驱动9个SDRAM负载。在 1：2 引脚排列中 配置中，每个 DIMM 需要两个设备来驱动 18 个 SDRAM 负载。

所有输入均SSTL_18，但复位 （RESET） 和控制 （Cn） 输入除外，它们是 LVCMOS。所有输出都是 边沿控制电路针对未端接的 DIMM 负载进行了优化，并满足SSTL_18规格，但 漏极开路误差 （QERR） 输出。
*附件：sn74sstub32866.pdf

SN74SSTUB32866采用差分时钟（CLK和CLK）工作。数据在十字路口登记 CLK 走高，CLK 走低。

SN74SSTUB32866在奇偶校验位 （PAR_IN） 输入端接受来自内存控制器的奇偶校验位， 将其与与DIMM无关的D输入（D2-D3、D5-D6、D8-D25，当C0 = 0时）上接收到的数据进行比较 和 C1 = 0;当 C0 = 0 且 C1 = 1 时，D2-D3、D5-D6、D8-D14;或 D1-D6、D8-D13 当 C0 = 1 时为 1） 并指示漏极开路 QERR 引脚上是否发生奇偶校验错误（低电平有效）。约定是 均匀平价;即，有效奇偶校验定义为与DIMM无关的数据输入中的偶数个奇偶校验， 与奇偶校验输入位结合。要计算奇偶校验，所有与 DIMM 无关的数据输入必须与已知的 逻辑状态。

当用作单个器件时，C0 和 C1 输入连接为低电平。在此配置中，在 PAR_IN输入信号，在它所应用的输入数据后一个周期到达。两个时钟周期后 数据被注册，生成相应的部分奇偶校验输出 （PPO） 和 QERR 信号。

成对使用时，第一个寄存器的C0输入为低电平，第二个寄存器的C0输入为低电平 高。两个寄存器的C1输入都连接为高电平。奇偶校验，在数据输入后一个周期到达，该 它适用，在第一设备的PAR_IN输入信号上进行检查。数据注册后两个时钟周期， 相应的 PPO 和 QERR 信号在第二设备上生成。第一个的 PPO 输出 寄存器级联到第二个SN74SSTUB32866的PAR_IN。第一个的 QERR 输出 SN74SSTUB32866保持浮动状态，有效错误信息锁存在第二个的 QERR 输出上 SN74SSTUB32866。

如果发生错误并且 QERR 输出被驱动为低电平，则它将保持低电平锁存至少两个时钟周期或 直到RESET被驱动为低电平。如果发生两个或多个连续的奇偶校验错误，则 QERR 输出被驱动为低电平，并且 锁存低电平时钟持续时间等于奇偶校验错误持续时间，或直到RESET被驱动为低电平。这 与 DIMM 相关的信号（DCKE、DCS、DODT 和 CSR）不包括在奇偶校验计算中。

C0输入控制1：2引脚排列的引脚配置，从寄存器A配置（低电平时）到。 register-B 配置（高电平时）。C1 输入控制 25 位 1：1 的引脚配置（低电平时） 到 14 位 1：2（高电平时）。正常运行期间不应切换 C0 和 C1。它们应该是硬连线的 到有效的低电平或高电平，以将寄存器配置为所需模式。在 25 位 1：1 引脚排列配置中， A6、D6 和 H6 端子被驱动为低电平，是不使用（DNU）引脚。

在DDR2 RDIMM应用中，RESET被指定为相对于CLK和CLK完全异步。因此，无法保证两者之间的时间关系。进入复位时，寄存器为 清除，并且数据输出相对于禁用差分输入所需的时间快速驱动为低电平 接收机。然而，当复位出来时，寄存器相对于所需的时间会迅速激活 使能差分输入接收器。只要数据输入较低，并且时钟在 从RESET从低到高转换到输入接收器完全使能的时间，设计 SN74SSTUB32866确保输出保持低电平，从而确保输出上不会出现毛刺。

为确保在提供稳定时钟之前从寄存器输出定义，必须将RESET保持在 上电期间的低电平状态。

该器件支持低功耗待机作。当RESET为低电平时，差分输入接收器为： 禁用和未驱动（浮动）数据、时钟和基准电压 （V 裁判 ） 输入。此外，当RESET为低电平时，所有寄存器都被复位，所有输出都强制为低电平，QERR除外。LVCMOS RESET 和 Cn 输入必须始终保持在有效的逻辑高电平或低电平。

该器件还通过监控系统芯片选择（DCS 和 CSR）来支持低功耗有源作 当DCS和CSR输入均为高电平时，输入和门控Qn和PPO输出的状态变化。如果 DCS或CSR输入为低电平，Qn和PPO输出工作正常。此外，如果内部低功耗信号 （LPS1） 为高电平（DCS 和 CSR 变为高电平后一个周期），器件将 QERR 输出从状态变化中门控。 如果 LPS1 为低电平，则 QERR 输出工作正常。RESET输入优先于DCS和CSR控制 并且，当驱动低电平时，强制 Qn 和 PPO 输出为低电平，并强制 QERR 输出为高电平。如果 DCS 控制 不需要功能，CSR 输入可以硬接线到地，在这种情况下，建立时间 对 DCS 的要求与其他 D 数据输入的要求相同。要仅使用 DCS 控制低功耗模式， CSR 输入应上拉至 VCC通过上拉电阻器。

两个V裁判引脚（A3 和 T3）在内部连接在一起大约 150 个。但是，只需连接两个 V 中的一个裁判引脚连接到外部V裁判电源。未使用的 V裁判引脚应以 V 结尾裁判耦合电容器。

特性

• 德州仪器 （TI） Widebus+ ™ 系列成员
• 引脚排列优化了 DDR2 DIMM PCB 布局
• 可配置为 25 位 1：1 或 14 位 1：2 寄存器缓冲器
• 芯片选择输入可控制数据输出的状态变化，并最大限度地降低系统功耗
• 输出边沿控制电路可最大限度地降低未端接线路中的开关噪声
• 支持SSTL_18数据输入
• 差分时钟（CLK和CLK）输入
• 支持控制和RESET输入上的LVCMOS开关电平
• 检查与 DIMM 无关的数据输入上的奇偶校验
• 能够与第二个SN74SSTUB32866级联
• 支持工业温度范围（-40°C 至 85°C）

参数

‌1. 产品概述‌

• ‌型号‌：SN74SSTUB32866，属于德州仪器（TI）Widebus+™系列。
• ‌功能‌：25位1:1或14位1:2可配置寄存缓冲器，专为DDR2 DIMM PCB布局优化设计。
• ‌电压范围‌：1.7V至1.9V VCC操作。
• ‌应用场景‌：支持工业温度范围（-40°C至85°C），适用于高可靠性环境。

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‌2. 核心特性‌

• ‌配置灵活性‌：
  • 单设备模式：25位1:1配置，驱动9个SDRAM负载。
  • 双设备模式：14位1:2配置（需两片芯片），驱动18个SDRAM负载。
• ‌低功耗设计‌：片选输入（Chip-Select）可控制数据输出状态，降低系统功耗。
• ‌噪声抑制‌：输出边缘控制电路减少未端接线路的开关噪声。
• ‌兼容性‌：
  • 数据输入支持SSTL_18标准。
  • 控制输入（RESET、Cn）支持LVCMOS电平。
  • 差分时钟输入（CLK/CLK）实现数据同步。

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‌3. 奇偶校验功能‌

• ‌校验机制‌：
  • 接收内存控制器的奇偶位（PAR_IN），与DIMM独立数据输入（D2-D25等）比对。
  • 采用偶校验规则，错误时通过开漏输出引脚QERR（低电平有效）指示。
• ‌错误处理‌：
  • QERR低电平至少持续2个时钟周期，或直至RESET信号触发。
  • 支持级联模式下的多设备校验（首设备PPO输出连接次设备PAR_IN输入）。

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‌4. 关键引脚与控制逻辑‌

• ‌配置引脚‌：
  • ‌C0/C1‌：控制引脚配置模式（如C0=0/C1=0为25位全校验，C0=1/C1=1为14位校验）。
• ‌时钟与复位‌：
  • 数据在CLK上升沿/CLK下降沿时寄存。
  • RESET低电平有效，用于清除错误状态。

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‌5. 封装与订购信息‌

• ‌封装类型‌：
  • LFBGA-ZKE（标记SB866）、LFBGA-ZWL，均提供卷带包装。
• ‌型号示例‌：
  • SN74SSTUB32866ZKER（ZKE封装）、SN74SSTUB32866ZWLR（ZWL封装）。

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‌6. 其他注意事项‌

• ‌ESD防护‌：器件内置有限ESD保护，存储时需短接引脚或使用导电泡沫。
• ‌生产数据‌：符合TI标准保修条款，参数测试可能未全覆盖。

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‌总结‌：SN74SSTUB32866是一款高性能、可灵活配置的DDR2寄存缓冲器，集成奇偶校验和低功耗设计，适用于工业级内存模块应用。