0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

什么是锁相环?PLL和DLL都是锁相环区别在哪里?

工程师邓生 来源:未知 作者:刘芹 2023-10-13 17:39 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

什么是锁相环?PLL和DLL都是锁相环区别在哪里?

锁相环(Phase Locked Loop,PLL)是一种基于反馈的控制系统,用于提供稳定的时钟信号。它可以将参考信号的相位与输出信号的相位进行比较,通过不断调整内部振荡器的频率,使得输出信号的相位与参考信号的相位保持一致,从而实现同步。锁相环广泛应用于数字通信、音频解码、数字信号处理等领域。

在锁相环的基本结构中,包含一个相位检测器、一个积分环节、一个低通滤波器和一个控制振荡器。参考信号和反馈信号经过相位检测器进行比较,输出的误差信号经过积分环节得到控制信号,通过低通滤波器平滑控制信号的变化,最终用来控制振荡器的频率,使输出信号与参考信号保持同步。

与PLL类似的还有数字锁相环(Digital Phase Locked Loop,DPLL),它是一种数字域中的锁相环,由数字滤波器、相位频率检测器、数字控制振荡器等组成。与PLL相比,DPLL可以更准确地控制时钟信号的稳定性和响应速度,并且可以灵活地应对不同的串行通信协议。

除了PLL和DPLL之外,还有一种类似的锁相环结构称为数字延迟锁相环(Digital Delay Locked Loop,DLL)。与PLL不同的是,DLL通过比较输入信号和输出信号之间的延时差来实现同步,而不是相位差。它包括一个延时线、延时控制电路比较器等部分,可以实现对于输入信号的延时跟随输出信号的延时,常用于高速通信接口

虽然PLL、DPLL和DLL都是基于锁相环的控制系统,但它们在实现方式和应用上有所不同。PLL主要应用于系统时钟的同步调整,DPLL则用于串行数据的时钟提取和同步,DLL则主要用于高速通信接口。对于工程师而言,了解每种锁相环的特性和参数,选择合适的锁相环方案,对于实现可靠的数据通信和控制系统至关重要。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 锁相环
    +关注

    关注

    36

    文章

    637

    浏览量

    91300
  • dll
    dll
    +关注

    关注

    0

    文章

    120

    浏览量

    46924
  • pll
    pll
    +关注

    关注

    6

    文章

    990

    浏览量

    138378
收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    利用鉴相鉴频器扩展锁相环的捕获范围

    本文将了解如何用鉴相/鉴频器(PFD)替代普通鉴相器,以扩展锁相环PLL)的捕获范围。
    的头像 发表于 04-22 14:28 686次阅读
    利用鉴相鉴频器扩展<b class='flag-5'>锁相环</b>的捕获范围

    高性能低噪声锁相环LTC6948:设计与应用全解析

    高性能低噪声锁相环LTC6948:设计与应用全解析 在电子工程师的日常工作中,高性能的锁相环PLL)器件是实现精确频率控制和低噪声信号合成的关键。今天,我们就来深入探讨一款名为LTC6948
    的头像 发表于 04-21 16:20 128次阅读

    Altera公司锁相环IP核介绍

    锁相环(PLL,Phase Lock Loop)的主要作用是实现输出时钟对输入参考时钟的相位与频率的精确跟踪和同步。锁相环(PLL)的主要模块包括相位频率检测器(PFD)、电荷泵、环路
    的头像 发表于 03-06 15:58 269次阅读
    Altera公司<b class='flag-5'>锁相环</b>IP核介绍

    探索CDC516:高性能3.3V锁相环时钟驱动器

    高性能、低偏斜、低抖动的3.3V锁相环PLL)时钟驱动器,专为同步DRAM应用而设计。 文件下载: cdc516.pdf 一、CDC516概述 CDC516是一款专门为同步DRAM应用打造的时钟驱动器
    的头像 发表于 02-10 14:55 228次阅读

    CDC2516:高性能锁相环时钟驱动器的深度解析

    : cdc2516.pdf 一、CDC2516概述 CDC2516是一款高性能、低偏斜、低抖动的锁相环PLL)时钟驱动器,专为同步DRAM应用而设计。它工作在3.3V的VCC电压下,能将一个时钟输入分配到四个输出组,每组有四个输出,总共提供16个低偏斜、低抖动的输入时钟
    的头像 发表于 02-10 14:50 239次阅读

    CDC509:高性能3.3V锁相环时钟驱动器

    Instruments)的CDC509就是一款专为同步DRAM应用设计的高性能、低偏斜、低抖动的锁相环PLL)时钟驱动器。今天我们就来深入了解一下这款产品。 文件下载: cdc509.pdf 产品概述
    的头像 发表于 02-10 14:40 396次阅读

    CDCVF25081:高性能锁相环时钟驱动器深度解析

    ,一款高性能、低偏斜、低抖动的锁相环PLL)时钟驱动器。 文件下载: cdcvf25081.pdf 一、产品特性亮点 1. 架构与输出 CDCVF25081基于锁相环技术,是零延迟缓冲器。它将1个时钟输入转换为2组,每组4个输
    的头像 发表于 02-10 14:20 233次阅读

    TLC2932A高性能锁相环芯片详解:设计与应用指南

    TLC2932A高性能锁相环芯片详解:设计与应用指南 在电子设计领域,锁相环PLL)是一种至关重要的电路,它能够实现信号的相位同步和频率合成,广泛应用于通信、雷达、仪器仪表等众多领域。今天要给大家
    的头像 发表于 02-10 11:10 291次阅读

    探索TLC2933A高性能锁相环:特性、应用与设计要点

    探索TLC2933A高性能锁相环:特性、应用与设计要点 在电子设计领域,锁相环PLL)是实现频率合成、信号同步等功能的关键组件。今天,我们将深入探讨德州仪器(TI)的TLC2933A高性能
    的头像 发表于 02-10 11:10 305次阅读

    ‌CDCVF2510 3.3V锁相环时钟驱动器技术文档总结

    该CDCVF2510是一款高性能、低偏斜、低抖动、锁相环PLL) 时钟驱动器。它使用锁相环PLL) 将反馈 (FBOUT) 输出与时钟 (CLK) 输入信号在频率和相位上精确对
    的头像 发表于 10-08 10:00 889次阅读
    ‌CDCVF2510 3.3V<b class='flag-5'>锁相环</b>时钟驱动器技术文档总结

    ‌CDCVF2510A 3.3V锁相环时钟驱动器技术文档总结

    该CDCVF2510A是一款高性能、低偏斜、低抖动、锁相环PLL) 时钟驱动器。该CDCVF2510A使用锁相环PLL) 将反馈 (FBOUT) 输出在频率和相位上精确对齐到时
    的头像 发表于 09-22 09:21 599次阅读
    ‌CDCVF2510A 3.3V<b class='flag-5'>锁相环</b>时钟驱动器技术文档总结

    ‌TLC2933A 高性能锁相环 (PLL) 芯片技术文档摘要

    该TLC2933A专为锁相环PLL)系统设计,由压控振荡器(VCO)和边沿触发型相位频率检测器(PFD)组成。VCO的振荡频率范围由外部偏置电阻(R ~偏见~ ).VCO在输出级有一个1/2分频器
    的头像 发表于 09-19 14:50 1027次阅读
    ‌TLC2933A 高性能<b class='flag-5'>锁相环</b> (<b class='flag-5'>PLL</b>) 芯片技术文档摘要

    基于锁相环的无轴承同步磁阻电机无速度传感器检测技术

    使用场合。为实现无轴承同步磁阻电机高速超高速、低成本、实用化运行,提出了一种基于锁相环法的无速度传感自检测技术。通过应用锁相环原理,设计出无轴承同步磁阻电机无速度传感器,并基于 Matlab
    发表于 07-29 16:22

    高压放大器在锁相环稳定重复频率研究中的应用

    实验名称: 锁相环稳定重复频率的系统分析 实验内容: 针对重复频率的漂移,引入两套锁相环系统反馈控制两个激光器的重复频率,将其锁定在同一个稳定的时钟源上。本章主要阐述了经典锁相环的原理,稳定重复
    的头像 发表于 06-06 18:36 878次阅读
    高压放大器在<b class='flag-5'>锁相环</b>稳定重复频率研究中的应用

    Analog Devices Inc. ADF4382x小数N分频锁相环 (PLL)数据手册

    Analog Devices ADF4382x小数N分频锁相环 (PLL) 是一款高性能、超低抖动、小数N分频锁相环 (PLL)。它集成了压控振荡器 (VCO),是5G或数据转换器时钟
    的头像 发表于 06-04 11:15 1362次阅读
    Analog Devices Inc. ADF4382x小数N分频<b class='flag-5'>锁相环</b> (<b class='flag-5'>PLL</b>)数据手册