‌CDCVF2510 3.3V锁相环时钟驱动器技术文档总结

该CDCVF2510是一款高性能、低偏斜、低抖动、锁相环 （PLL） 时钟驱动器。它使用锁相环 （PLL） 将反馈 （FBOUT） 输出与时钟 （CLK） 输入信号在频率和相位上精确对齐。它专为与同步 DRAM 配合使用而设计。该CDCVF2510工作电压为 3.3V V CC . 它还提供集成串联阻尼电阻器，使其成为驱动点对点负载的理想选择。

一组10个输出提供10个低偏斜、低抖动的CLK拷贝。输出信号占空比调整为50%，与CLK的占空比无关。输出通过控制（G）输入使能或禁用。当G输入为高电平时，输出与CLK的相位和频率切换;当G输入为低电平时，输出被禁用至逻辑低电平状态。
*附件：cdcvf2510.pdf

与许多包含PLL的产品不同，CDCVF2510不需要外部RC网络。片上包含PLL的环路滤波器，可最大限度地减少元件数量、电路板空间和成本。

由于它基于PLL电路，因此该CDCVF2510需要稳定时间才能实现反馈信号与基准信号的锁相。在上电和施加固定频率、CLK的固定相位信号或PLL基准或反馈信号发生任何变化后，需要该稳定时间。PLL可以通过捆绑AV来旁路进行测试CC到地面。

该CDCVF2510的特点是在 0°C 至 85°C 范围内工作。

特性

• 设计符合并超过 PC133 SDRAM 注册 DIMM 规范修订版 1.1
• 兼容扩频时钟
• 工作频率 50 MHz 至 175 MHz
• 66 MHz至166 MHz时的静态相位误差分布为±125 ps
• 66 MHz至166 MHz时的抖动（cyc - cyc）为|70|ps
• 先进的深亚微米工艺使功耗比当前一代的 PC133 器件降低 40% 以上
• 提供塑料 24 引脚 TSSOP
• 用于同步DRAM应用的锁相环时钟分配
• 将一个时钟输入分配到一个包含 10 个输出的组
• 外部反馈 （FBIN） 端子用于将输出同步到时钟输入
• 片上25-串联阻尼电阻
• 无需外部 RC 网络
• 工作电压为 3.3 V

参数

‌1. 核心特性‌

• ‌高性能时钟分配‌：专为PC133 SDRAM寄存DIMM规范设计，支持50MHz至175MHz工作频率，静态相位误差±125ps（66MHz-166MHz），周期抖动≤70ps。
• ‌低功耗设计‌：采用深亚微米工艺，功耗比同代PC133器件降低40%以上。
• ‌集成化设计‌：内置25Ω串联阻尼电阻，无需外部RC网络，简化电路布局。
• ‌单输入多输出‌：1个时钟输入（CLK）分配至10路低偏移输出（1Y0-9），输出使能由G引脚控制（高电平启用）。

‌2. 关键功能‌

• ‌锁相环同步‌：通过外部反馈引脚（FBIN/FBOUT）实现输入与输出的频率/相位精确对齐，反馈路径内置阻尼电阻。
• ‌稳定时间要求‌：上电或时钟稳定后需1ms锁定时间（不适用于扩频时钟）。
• ‌旁路模式‌：将AVCC接地可绕过PLL，直接缓冲输入时钟。

‌3. 电气参数‌

• ‌电压范围‌：3V至3.6V（AVCC≤VCC+0.7V），工业级温度范围（0°C至85°C）。
• ‌动态性能‌：输出上升/下降时间≤1.1ns，传播延迟（旁路模式）1.8-3.9ns。
• ‌绝对最大额定值‌：输入电压-0.5V至4.6V，输出电流±50mA。

‌4. 封装与订购‌

• ‌封装类型‌：24引脚TSSOP（PW），型号包括CDCVF2510PW/PWR（已不建议用于新设计，推荐替代型号CDCVF2510A）。
• ‌环保认证‌：符合RoHS标准。