分享几个画时序图的软件
分享几个画时序图的软件，一些通信协议，如I2C、SPI、UART、MIPI等，都会涉及到时序。
1、TimeGen
TimeGen是一款专门用于绘制时序图的软件，绘图后可直接选中复制到WORD文档中就是矢量图，能够快速生成时序图。
画时钟
画总线
TimeGen支持将时序图转为ASCII，然后复制到Verilog/VHDL的文件中。
2、AndyTiming
AndyTiming用符号代码代表单位时间内的波形。
AndyTiming的波形清晰，可以导出BMP格式图片，保存为.atd文件，下次可以直接调用。 添加文字方便，但等号必须对齐，手动对齐有点不方便。
3、TimingDesigner
TimingDesigner比上面两种更专业，也会更复杂一些。 既可以用于系统级的设计，用于时序分析和文档编制，也用于ASIC/FPGA设计中，用于接口规范，以及创建SDC时序约束。
4、WaveDrom
WaveDrom是一个基于js的画时序图的工具，比AbdyTiming功能强大，画的也更漂亮，不过有点复杂，可以在线画，也可以下载本地版本。
希望对你有帮助 ~
审核编辑 ：李倩
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
通信协议
+关注
关注
28文章
1073浏览量
41869 -
时序图
+关注
关注
2文章
61浏览量
22891
原文标题：画时序图的四个好用的工具~
文章出处：【微信号：嵌入式情报局，微信公众号：嵌入式情报局】欢迎添加关注！文章转载请注明出处。
发布评论请先 登录
相关推荐
热点推荐
vivado时序分析相关经验
vivado综合后时序为例主要是有两种原因导致：
1，太多的逻辑级
2，太高的扇出
分析时序违例的具体位置以及原因可以使用一些tcl命令方便快速得到路径信息
发表于 10-30 06:58
时序约束问题的解决办法
在使用vivado对 Verilog 代码进行综合后，点击“SYNTHESIS”下的“Report Timing Summary”，可以查看综合后的时序报告，查看 Setup Time 和 Hold
发表于 10-24 09:55
PLC梯形图编程方法（PPT版）
电路进行拼凑梯形图。
梯形图经验设计法的步骤
分解梯形图程序
输入信号逻辑组合
使用辅助元件和辅助触点
使用定时器和计数器
使用功能指令
画互锁条件
发表于 05-30 16:46
不知道怎么画原理图了
某天，某实验室，几位工程师在讨论《原理图设计规范》。一秒之前还很和谐，下一秒讨论原理图怎么画的时候，大家的意见就分歧很大了。类似于“豆浆是喝甜的还是咸的”、“粽子里面是放枣子还是放肉”。原来画
FPGA时序约束之设置时钟组
Vivado中时序分析工具默认会分析设计中所有时钟相关的时序路径，除非时序约束中设置了时钟组或false路径。使用set_clock_groups命令可以使时序分析工具不分析时钟组中时
求助，关于LTM4644上电时序问题求解
输出电压正常。现在想配置上电时序，1V>1.8V>3.3V，按照器件手册的图33设计的电路原理图，设计原理图如下
使用电压跟踪功能后，1.8V电压输出为1
发表于 04-18 06:22
一文详解Vivado时序约束
Vivado的时序约束是保存在xdc文件中，添加或创建设计的工程源文件后，需要创建xdc文件设置时序约束。时序约束文件可以直接创建或添加已存在的约束文件，创建约束文件有两种方式：Constraints Wizard和Edit T
DLPC3479烧录时序后，左右投图不一致是什么原因？
设备烧录时序后，出现左右投图不一致（左横右竖）的情况。烧录后是有重新启动的，而且在同一台电脑上重复了多次还是这样（进度条有提示烧录完成）。换一台电脑重新烧录时序后，投图正常。
请问这
发表于 02-21 08:11
集成电路设计中静态时序分析介绍
本文介绍了集成电路设计中静态时序分析（Static Timing Analysis，STA）的基本原理、概念和作用，并分析了其优势和局限性。 静态时序分析（Static Timing
请教ADS1292时序问题
关于ADS1292时序问题
大家好，我最近在做个小东西，用MSP430F5529控制ADS1292，目前在调试程序。按照芯片手册上的时序图写的，并且读出寄存器的值，但是发现有时候能准确读出数值
发表于 01-20 09:01
工商网监
评论