英特尔的最新技术：堆叠纳米晶体管

Image: IntelNMOS and PMOS devices usually sit side-by-side on chips. Intel has found a way to build them atop one another, compressing circuit sizes.

如今，几乎每一个数字设备背后的逻辑电路都依赖于NMOS和PMOS两种晶体管的配对。同样的电压信号下，其中一个开启另一个就会关闭，把它们放在一起意味着只有其中之一发生变化时电力才会流动，这大大降低了功耗。几十年来，这对电子对一直并排在一起。随着对芯片能力要求的不断提升，电路就要继续缩小。近日，在IEEE International Electron Devices Meeting(IEDM)会议上，英特尔展示了一种不同的方法：将电子对堆叠起来，使一对电子对位于另一对电子对之上。该方案有效地将简单CMOS电路的占地面积减少了一半，这意味着未来集成电路的晶体管密度可能翻倍。

该方案首先采用了被广泛认可的下一代晶体管结构，根据参与人员的不同，这种结构被称为各种各样的纳米片、纳米带、纳米线或栅极全方位器件。晶体管的主要部分不再像今天那样由垂直的硅翅片组成，纳米片的沟道区域是由多个水平纳米片相互叠放而成。

英特尔的工程师们用这些器件构建了最简单的CMOS逻辑电路，即逆变器。它需要两个晶体管、两个电源连接、一个输入互连和一个输出。即使像今天这样，晶体管并排放置，排列也非常紧凑。但通过堆叠晶体管和调整互连，逆变器的面积被削减了一半。

Photo: IntelCMOS devices have evolved from planar to FinFET. They will soon move to nanosheet. Shrinking circuits further will require stacking NMOS and PMOS devices.

英特尔制造堆叠纳米片的配方被称为自对准过程，因为它在本质上是同一步骤制造这两个设备。这一点很重要，因为增加第二个步骤，比如，将它们构建在单独的晶圆上，然后将晶圆连接在一起，可能会导致未对准，从而破坏任何潜在的电路。

从本质上讲，这个过程的核心是对制造纳米片状晶体管步骤的修改。它从重复的硅和硅锗层开始，将其雕刻成一个细长的鳍状物，然后蚀刻掉硅锗，留下一组悬浮的硅纳米片。通常，所有的纳米片都会形成一个晶体管。但是在这里，最上面的两个纳米片连接到掺磷硅上以形成NMOS器件，最下面的两个纳米片连接到掺硼硅锗上以产生PMOS。

英特尔高级研究员兼组件研究总监Robert Chau表示，完整的“集成流程”当然更复杂，但英特尔研究人员努力使其尽可能简单。集成流程不能太复杂，因为这将影响用堆叠式CMOS制造芯片的实用性。这是一个非常实际的流程。

“一旦我们掌握了窍门，下一步就是追求性能，”他说。这可能包括改进PMOS器件，而PMOS器件目前在驱动电流的能力上落后于NMOS器件。这个问题的答案很可能是晶体管通道引入“应变”，Chau说。其想法是扭曲硅晶体的晶格，使电荷载流子（本例中为空穴）更快地穿过。英特尔早在2002年就在其设备中引入了应变。在IEDM的另一项研究中，英特尔展示了一种在纳米带晶体管中同时产生压缩应变和拉伸应变的方法。

Photo: IntelThe inverter consists of two transistors on top of one another with some parts and interconnects in common.

其他研究机构也在寻求堆叠纳米片的设计，尽管它们有时被称为互补场效应晶体管（CFETs）。比利时研究机构Imec率先提出了CFET概念，并在去年6月的IEEE VLSI研讨会上报告了CFET的构建。然而，Imec元件并非完全由纳米片晶体管制成。取而代之的是，底层是一个FinFET，顶层是一个纳米片。台湾的研究人员报道了一种CFET结构的生产，这种结构的PMOS和NMOS各有一个纳米片。相比之下，英特尔的电路有一个两纳米片的NMO在一个三纳米片的PMO上，这更接近于当堆叠成为必要时设备的样子。

责任编辑：xj

原文标题：英特尔最新技术 堆叠纳米晶体管可能成为摩尔定律的下一步

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