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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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关于verilog中的无符号数和有符号数

在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型...

2020-11-18 标签：Verilog 数字电路 1.6万 0

FPGA工程的Verilog HDL初学者设计要点

要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，...

2020-11-19 标签：fpga asic Verilog 3118 0

浅谈Verilog中wire和reg变量类型的区别

Wire主要起信号间连接作用，用以构成信号的传递或者形成组合逻辑。因为没有时序限定，wire的赋值语句通常和其他block语句并行执行。

2020-11-13 标签：寄存器 Verilog 编程语言 9388 0

FPGA的创新用verilog代码仿真出一颗颗小心心

《迢迢牵牛星》（南北朝）萧统迢迢牵牛星，皎皎河汉女。纤纤擢素手，札札弄机杼。终日不成章，泣涕零如雨。河汉清且浅，相去复几许？盈盈一水间，脉脉...

2020-09-01 标签：fpga Verilog 3519 0

verilog中端口类型有哪三种_verilog语言入门教程

本文主要阐述了verilog中端口的三种类型及verilog语言入门教程。

2020-08-27 标签：Verilog 端口 1.1万 0

Verilog HDL的程序结构_veriloghdl的关键字

首先我们不开始讲Verilog HDL的语法，我们从Verilog HDL的程序结构出发。相信大家都看过芯片吧，它有个名字，有个外壳，外壳向外伸出有引脚...

2020-08-27 标签：Verilog Verilog HDL 2342 0

vhdl转换为verilog_VHDL和Verilog谁更胜一筹

今天给大家分享一个VHDL和Verilog的工具。很多新手初次学习FPGA都曾遇到过一个问题：是学Verilog OR VHDL？

2020-08-25 标签：Verilog vhdl 6313 0

什么是组合逻辑电路如何使用verilog描述组合逻辑电路

逻辑电路在任何时刻产生的稳定的输出信号仅仅取决于该时刻的输入信号，而与过去的输入信号无关，即与输入信号作用前的状态无关，这样的电路称为组合逻辑电路。

2020-08-08 标签：逻辑电路 Verilog 5442 0

利用Verilog硬件描述语言实现DVB－H系统载波同步的设计方案

多数手机电视标准采用了OFDM 技术，但对于OFDM信号，载波频偏将破坏信号子载波问的正交性，引入载波间干扰．一个小的频偏就可能导致SNR的降低，所以，...

2020-07-27 标签：芯片仿真 verilog 3732 0

在没有综合工具情况下，如何设计数字电路？

虽然在FPGA中，利用综合工具来可以将VHDL或者Verilog代码转化成电路。但是作为FPGA工程师而言，在没有综合工具的情况下，如何设计出数字电路呢...

2020-06-17 标签：fpga Verilog 数字电路 2987 0

Verilog HDL和VHDL的区别

Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完...

2020-06-17 标签：Verilog vhdl 1.3万 0

IEEE Verilog阻塞赋值和非阻塞赋值的区别

阻塞赋值对应的电路往往与触发沿没有关系，只与输入电平的变化有关系。非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的情况。

2020-06-17 标签：Verilog 阻塞赋值非阻塞赋值 1.1万 0

尽可能避免在RTL中调用门级电路

随着功能复杂度的快速提升，对芯片的要求也是随着提高，所以现在一款芯片的开发，往往需要数十人，长达几个月的共同开发才能完成。

2020-01-21 标签：verilog rtl 2327 0

FPGA设计的八个重要知识点

这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF（触发器）和LUT（查找表）来衡量，更一般的衡量方式可以用设计所...

2019-11-02 标签：fpga verilog 时序电路 1625 0

Mill：从无到有，FPGA工程师创业的过程

本期社区之星，我们邀请到了MYMINIEYE COO，资深FPGA工程师Mill，来给大家分享一下他从FPGA工程师到创业的过程。

2019-10-14 标签：fpga Xilinx Verilog 0 0

如何写出行云流水般的高质量代码

针对代码自动生成问题，对于顶层模块来说，承担的功能是自动地将底层数十个模块连接起来。对于底层模块来说，需要根据不同的功能定制需求，来自动化地生成所有功能...

2019-10-08 标签：Verilog 代码 Verilog HDL 3813 0

Verilog可综合的循环语句

Verilog中提供了四种循环语句，可用于控制语句的执行次数，分别为：for，while，repeat，forever。其中，for，while，rep...

2019-10-13 标签：verilog 1.9万 0

基于Verilog的UART串行通信接口电路设计

UART（UniversalAnynchrONousReceiverTransmitter，通用异步接收发送器）是广泛应用的串行数据传输协议之一，其应用...

2019-09-03 标签：RS232接口 Verilog 串行通信 2080 0

Verilog的基本设计单元模块介绍

Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。

2019-06-26 标签：Verilog 1.2万 0

课程4：Verilog语法基础

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整...

2019-12-23 标签：fpga verilog 时序 2432 0

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