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UVM是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。

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uvm技术

有趣的UVM_LOG用法

在项目中，一个TB通常是很多人一起开发的，大家或多或少都会往log中打印一些信息(message)，方便自己debug。

2023-06-29 标签：UVM 1.5k 0

如何用Verdi查看UVM环境中的变量？

我们常用的debug UVM的方法是通过打印log实现。有没有办法像 debug RTL代码一样将 UVM 中变量拉到波形上看呢？答案是有的，下面让我们...

2023-06-25 标签：仿真 UVM Verdi 2.8k 0

数字IC验证之基本的TLM通信

提高验证生产力的关键之一就是在合适的**抽象层次**思考问题和完成验证工作，为此UVM提供了 **事务级别（transaction level）** 的...

2023-06-25 标签：IC设计 UVM TLM 1.2k 0

数字IC验证之UVM概述

UVM提供了实现 **覆盖驱动验证（coverage-driven verification ，CDV）** 的框架。 CDV结合了自动测试向量生成，自...

2023-06-25 标签：IC设计 UVM Verilog语言 3.5k 0

UVM中基于SOCKET通信的TLM2.0介绍

TLM2.0在2009年成为OSCI标准，主要用于构造总线系统的SystemC模型。

2023-06-25 标签：UVM TLM TCPIP协议 4k 0

数字IC验证的护城河是什么？

有的认为验证业务方向很重要，有的认为验证思维更重要，有的认为验证的通用代码能力SV+UVM更重要。

2023-06-25 标签：IC设计 DDR 片上系统 618 0

UVM中uvm_config_db机制背后的大功臣

本次讲一下UVM中的uvm_config_db，在UVM中提供了一个内部数据库，可以在其中存储给定名称下的值，之后可以由其它TB组件去检索。

2023-06-20 标签：UVM DUT 2.1k 0

浅析UVM中的Virtual Sequences

在一个系统级的验证环境中，多个验证组件并行地产生激励。测试用例开发者可能希望协调多个通道激励之间的时序和数据。

2023-06-20 标签：连接器 UVM sequence 3.4k 0

uvm中的Scoreboards介绍

在验证过程中让DUT进入特定场景只是验证的重要部分之一，验证环境还应该检查来自DUT的输出响应。

2023-06-20 标签：RTL UVM TLM 2.8k 0

为什么要同时存在m_sequencer和p_sequencer他们两个？

在构建复杂的sequence序列的时候，我们经常会用到m_sequencer和p_sequencer，并且在很多资料中都提到两者实际指向的是同一个对象，...

2023-06-19 标签：UVM Verilog语言 2.9k 0

为什么需要使用virtual，不用可不可以？

在UVM或者SV中，经常会碰到被virtual修饰的 class、sequence、sequencer、interface、function，不

2023-06-16 标签：UVM Module sequence 1.9k 0

我眼中UVM启动sequence的几种常见方式

最简单粗暴的一种方式，只需要在某个component，如my_sequencer、my_env甚至base_test的main_phase中启动。

2023-06-16 标签：UVM sequence 4.7k 0

探讨一下在UVM中典型的验证平台

验证平台顾名思义就是为了验证而存在的。普通意义上来说，如果是IP验证，当验证人员拿到设计的某模块的RTL代码（DUT，Design Under Test...

2023-06-15 标签：RTL UVM DUT 1.7k 0

认识一下只有driver的验证平台

对于一个验证平台而言，最重要的角色是激励的产生，最开始，driver是集合了数据的产生、发送于一体这么一个重要的角色（后面到进入真正UVM会将功能分离）。

2023-06-15 标签：仿真器 UVM CLK 1.2k 0

我的第三个UVM代码—把testcase与driver分开

在testcase里驱动interface，当代码越来越多，需要考虑把环境拆分成多个小的环境，便于修改和维护。

2023-06-15 标签：仿真器 UVM sequence 1.1k 0

我的第二个UVM代码—连接interface

写testbench最最核心的部分就是发激励，今天用一个简单的示例来介绍如何在uvm里给RTL发激励。

2023-06-15 标签：存储器仿真器 RTL 2.3k 0

我的第一个UVM代码—Hello world

你刚开始是怎么学UVM的？白皮书还是红皮书？而我是从hello world实验开始的。

2023-06-15 标签：仿真器 UVM 1.3k 0

创建UVM Testcase的步骤

在UVM中，Testcase是一个类，它封装了测试用例开发者编写的特定激励序列。

2023-06-15 标签：仿真器 UVM 2.5k 0

软件仿真、硬件仿真、原型验证是如何工作的？

在整个芯片开发中，芯片设计的验证阶段就像一场前线战斗，可以说是整道防线上成败的关键。在芯片进入生产之前，需要保证其设计完全符合需求规格，解决所有潜在的风...

2023-06-14 标签：寄存器 VHDL语言 RTL 1.3k 0

介绍从一组可重用的验证组件中构建测试平台所需的步骤

本文介绍了从一组可重用的验证组件中构建测试平台所需的步骤。UVM促进了重用，加速了测试平台构建的过程。

2023-06-13 标签：UVM TLM 1k 0

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