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RTL在电子科学中指的是寄存器转换级电路（Register Transfer Level）的缩写，也叫暂存器转移层次。
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多片FPGA之间的互连，经常提到多路复用的概念，也经常提到TDM的概念，正确理解多路复用在多片FPGA原型验证系统中的机理，尤其是时序机制，对于我们正确...
对于要求相位以及占空比严格的小数分频，建议采用模拟电路实现。而使用数字电路实现只能保证尽量均匀，在长时间内进行分频。
看下面一段代码，第四个else if 分支中的数据信号DATA_is_late_arriving延时比较高，要怎么处理，将电路的性能提高？
“把算法用RTL实现，怎么做？” 这个问题，对于芯片设计工程师、芯片算法工程师、FPGA工程师来讲，是非常重要的问题。 算法时代来临， 学习 将算法转化...
复位信号几乎是除了时钟信号外最常用的信号了，几乎所有数字系统在上电的时候都会进行复位，这样才能保持设计者确定该系统的系统模式的状态，以便于更好的进行电子...
良好的编码风格，有助于代码的阅读、调试和修改。虽然 Verilog 代码可以在保证语法正确的前提下任意编写，但是潦草的编码风格往往是一锤子买卖。
有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。
本文列出了FPGA设计中常见的十个错误。我们收集了 FPGA 工程师在其设计中犯的 10 个最常见错误，并提供了解决方案的建议和替代方案。本文假定读者已...
我们当然希望在项目中尽快准备好基于FPGA原型验证的代码，以便最大限度地为软件团队和RTL验证人员带来更客观的收益。
Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；
众所周知，在prePlace阶段打完Power后，需要使用APR工具把网表中存在的例化完的instance来全 局放置在core内，这个布局阶段（pla...
通常，验证IP和设计集成需要深入了解协议和方法。这需要投入大量时间来建立内部专业知识。为了加快这一过程，Synopsys 的 Soundwire VIP...
现代FPGA综合工具会自动执行门控时钟转换，而无需更改RTL代码中的设计，然而，我们可能需要适当地手动指导综合工具执行门控时钟变换。
各位ICer对面向对象的语言Python想必并不陌生，作为继Perl之后最知名，且一直持续保持着版本 更新的脚本语言
FPGA原型验证系统要尽可能多的复用SoC相关的模块，这样才是复刻SoC原型的意义所在。
Physical design是将电路描述（circuit description）转化成物理版图（physical layout）的过程。
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