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FPGA入门-查找表结构和乘积项结构

Spartan-II主要包括CLBs，I/O块，RAM块和可编程连线（未表示出）。在spartan-II中，一个CLB包括2个Slices,每个slic...

2022-09-21 标签：fpga PLD HDL 2.3k 0

SystemVerilog在硬件设计部分有哪些优势

谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL...

2023-10-19 标签：Verilog System HDL 2.2k 0

如何用ISE工具提高效率

Situation: 在对FPGA 设计进行最初步的系统规划的时候，需要进行模块划分，模块接口定义等工作。

2022-09-23 标签：FPGA设计接口 HDL 2.1k 0

Testbench的基本组成和设计规则

对于小型设计来说，最好的测试方式便是使用TestBench和HDL仿真器来验证其正确性。一般TestBench需要包含这些部分：实例化待测试设计、使...

2023-09-01 标签：fpga 仿真器 Verilog 2.1k 0

FPGA设计流程

FPGA的设计流程主要包括HDL代码编写、RTL综合、布局布线、静态时序分析、生成下载文件。下面将逐一介绍各部分。下面是FPGA设计的流程图。

2023-07-04 标签：fpga FPGA设计 HDL 2.1k 0

编写一个创建模块dut实例的测试平台

编写一个创建模块dut实例（具有任何实例名称）的测试平台，并创建一个时钟信号来驱动模块的clk输入。时钟周期为 10 ps。时钟应初始化为零，其第一个转...

2023-03-13 标签：Verilog HDL 时钟信号 2k 0

ChatGPT能否帮助FPGA设计弥补能力的缺失呢？

科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注，ChatGPT是由 OpenAI 提出的大型预训练语言模...

2023-03-25 标签：FPGA设计 HDL OpenAI 2k 0

如何实现 FPGA 构建环境的自动化

作者：Andreas Braun Stefan Wiehler 设计工程师，MLE 公司创建 FPGA 设计和维护 Vivado 设计套件项目时，版本...

2020-11-14 标签：fpga 赛灵思 HDL 2k 0

怎样去解决FPGA由于拥塞导致布线失败的问题呢

时序收敛是指设计满足所有的时序要求。针对综合采用正确的 HDL 和约束条件就能更易于实现时序收敛。通过选择更合适的 HDL、约束和综合选项，经过多个综合...

2022-11-09 标签：fpga HDL 时序收敛 1.9k 0

智能家居多媒体声光电同步演示系统方案

HDL建筑智能照明控制系统借助各种不同的“预设置”控制方式和控制元件，对不同时间不同环境的光照度进行精确设置和合理管理。

2014-03-24 标签：HDL 智能家居 1.9k 0

浅谈FPGA芯片架构

FPGA 芯片架构是非常重要的，如果你不了解 FPGA 芯片内部的详细架构。

2023-07-04 标签：fpga fifo 时钟 1.9k 0

乘法器的Verilog HDL实现方案

两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。

2023-06-21 标签：FPGA设计 HDL 乘法器 1.9k 0

FPGA时序约束的基础知识

FPGA开发过程中，离不开时序约束，那么时序约束是什么？简单点说，FPGA芯片中的逻辑电路，从输入到输出所需要的时间，这个时间必须在设定的时钟周期内完成...

2023-06-06 标签：fpga 逻辑电路 HDL 1.9k 0

为什么在Verilog HDL设计中一定要用同步而不能用异步时序逻辑？

同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(pose...

2023-03-29 标签：逻辑电路 Verilog HDL 1.9k 0

FPGA IP核开发流程概要

开发和验证 FPGA IP 不仅仅是编写 HDL，而是需要更多的思考。让我们来看看如何做吧！

2023-10-17 标签：fpga 接口 HDL 1.8k 0

SpinalHDL中不可不知的位拼接符

在之前写Verilog时，位拼接符是一个很常见的东西，今天来看下在SpinalHDL中常见的位拼接符的使用。

2022-11-12 标签：Verilog HDL 1.8k 0

verilog语言编写规范

本规范的目的是提高书写代码的可读性可修改性可重用性优化代码综合和仿真的结果指导设计工程师使用VerilogHDL规范代码和优化电路规范化公司...

2022-11-23 标签：Verilog HDL 编码 1.8k 0

Vivado HDL编写示例

Vivado 软件提供了HDL编写中常用的示例，旨在帮助初学者更好地理解和掌握HDL编程，这里分享一下verilog代码示例。

2023-05-16 标签：寄存器 HDL 锁存器 1.8k 0

SpinalHDL语法篇之Bool类型

作为SpinalHDL语法篇的第一节，我们也从最简单的开始。

2022-10-31 标签：Verilog HDL 1.8k 0

FPGA的开发流程和物理含义和实现目标详解

FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当前项目中的条件的宽度的允许...

2018-11-18 标签：fpga hdl ip核 1.7k 0

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