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Verilog HDL的基础知识

本文继续介绍Verilog HDL基础知识，重点介绍赋值语句、阻塞与非阻塞、循环语句、同步与异步、函数与任务语法知识。

2024-10-24 标签：仿真 Verilog HDL 1.7k 0

通用HDL的技术特性

各种硬件描述语言 (HDL) 在过去几年中不断增强，确定哪种语言适合哪种设计的复杂性也随之增加。许多设计人员和组织正在考虑是否应该从一种 HDL 切换到...

2022-11-02 标签：硬件 HDL 仿真控制 1.6k 0

Verilog HDL锁存器实现

input C,S, //Set Q to 1, Clear Q to 0

2023-03-06 标签：HDL 锁存器 Verilog语言 1.6k 0

ASIC数字设计：前端设计、验证、后端实现

数字系统设计中有三个重要的设计级别概念：行为级（Behavior Level）、寄存器传输级（Register Transfer Level）和门级（G...

2023-07-02 标签：asic Verilog HDL 1.6k 0

如何写出时序最优的HDL代码？如何写出时序裕量足够的代码？

你想写出可以跑出700M以上的代码吗，直逼FPGA内部PLL的极限。

2024-03-12 标签：FPGA 滤波器比较器 1.6k 0

决策语句允许程序块的执行流程

SystemVerilog case语句与C switch语句类似，但有重要区别。SystemVerilog不能使用break语句（C使用break从s...

2022-10-27 标签：硬件 HDL 编码 1.6k 0

FPGA设计与DSP有何不同

FPGA侧重于设计具有某个功能的硬件电路，内部资源是VersaTiles（Actel FPGA）之类的微小单元，FPGA的内部单元初始在编程前都是使用的...

2023-03-21 标签：dsp fpga HDL 1.6k 0

在SpinalHDL中如何将ROM的初始化放置在RTL文件中？

在默认情况下，SpinalHDL在生成代码时会同时生成一个bin文件及一个RTL代码文件。在RTL代码中，会通过readmemb函数来载入初始化内容

2023-04-01 标签：ROM HDL RTL 1.6k 0

利用同步fifo实现对输入序列的检测

今天继续为大家解析联发科技数字IC设计岗的笔试题。

2022-09-14 标签：fifo Verilog HDL 1.6k 0

Verilog HDL指定用户定义原语UDP的能力

在前一章中，我们介绍了Verilog HDL提供的内置基本门。本章讲述Verilog HDL指定用户定义原语U D P的能力。

2022-08-08 标签：Verilog HDL UDP 1.6k 0

如何合理高效地使用状态机呢？

今天还是更新状态机，状态机基本是整个HDL中的核心，合理、高效地使用状态机，是数字电路中的重要技能。

2023-02-12 标签：HDL 状态机 fsm 1.5k 0

基于RR的多路分发调用

在SpinalHDL代码中,StreamArbiter提供了完善的多入一出的调度机制。里面可能应用的较多的是Round Robin调度。

2023-04-15 标签：HDL FIFO存储 1.5k 0

芯片设计全流程概述

使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出...

2023-07-09 标签：机器人芯片设计仿真 1.5k 0

灰度图像均值滤波算法的HDL实现介绍

首先要做的是最简单的均值滤波算法。均值滤波是典型的线性滤波算法，它是指在图像上对目标像素给一个模板，该模板包括了其周围的临近像素（以目标象素为中心的周围...

2023-10-16 标签：RAM HDL 移位寄存器 1.5k 0

把HDL模块用NGC格式加密并在其他项目中调用

前面创新网网友Ricky Su发了篇博文《说说FPGA中的黑盒子（BlackBox）》，学习了感觉很好用，最近在网上又找到一篇讲该方面内容的文章，感觉...

2017-02-11 标签：HDL NGC 1.5k 0

FPGA编程语言之verilog语法1

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2023-05-22 标签：元器件 Verilog HDL 1.5k 0

FPGA设计总结十五条

Verilog作为一种HDL语言，对系统行为的建模方式是分层次的。比较重要的层次有系统级（system）、算法级（Algorithm）、寄存器传输级（R...

2023-03-06 标签：fpga Verilog HDL 1.5k 0

Verilog代码封装后门访问

关于仿真里的后门访问，之前的文章《三分钟教会你SpinalHDL仿真中的后门读写》中有做过介绍，其针对的都是针对以SpinalHDL中的代码进行的后门访...

2023-07-15 标签：封装仿真 Verilog 1.5k 0

在SpinalHDL里在顶层一键优化Stream/Flow代码生成

在SpinalHDL里在顶层一键优化代码中Stream/Flow代码生成的payload，fragment。难看的代码来看一段代...

2023-12-14 标签：HDL RTL 代码 1.5k 0

简谈FPGA引脚信号分配的几个原则

现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少...

2023-05-04 标签：fpga 信号 HDL 1.5k 0

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