怎样减少路径上的LUT个数使速度更快呢？
对FPGA设计而言如果想速度更快则应当努力减少路径上LUT的个数，而不是逻辑级数。如果想面积更小则应当努力减少LUT的个数而不是逻辑门数。
如下图：
采用图a结构，我们知道一个LUT只有一个输出，因此前面的2输入与门要占用一个LUT 后面的2个三输入或门要各占用一个LUT 总共占用3个LUT LUT级数是2级。
采用图b结构，其实现结果等效于图a结构，虽然增加了一个2输入与门并且逻辑级数与图a一样也是2级但我们根据LUT特点它只占用2个LUT：
2输入与门和3输入或门由一个LUT实现LUT级数只有1级，这就是一个门数增加逻辑级数未变但资源占用减少速度更快典型案例
审核编辑：刘清
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
FPGA设计
+关注
关注
9文章
425浏览量
26273 -
LUT
+关注
关注
0文章
49浏览量
12397
原文标题：【FPGA】减少路径上的LUT个数使速度更快
文章出处：【微信号：Open_FPGA，微信公众号：OpenFPGA】欢迎添加关注！文章转载请注明出处。
发布评论请先 登录
相关推荐
LUT实现的逆变器真的是FPGA上的逆变器吗？
你好，当我在原理图视图中单击LUT时，它会按预期显示逆变器。但我想知道它是通过逆变器在Xilinx FPGA上实现还是实际上原理图不等同于FPGA的真相？谢谢，Ĵ以上来自于谷歌翻译以下为原文Hi
发表于 01-29 09:22
Spartan 3器件上的专用乘法器路径时间随着阶段数量的增加而减少
到的块的数据表包含与乘法速度和流水线级数量相关的表格。 ）。我在18x18bit乘法器上使用17x17bit信号进行了一些测试，以查看流水线级和速度之间的关系，以找到我设计的最佳级数。结果很奇怪。在
发表于 06-13 15:56
如何让这个设计通过减少颜色量可能更快
/psoc-4-pioneer-kit-community-project060-psoc-4-mini-billboard我想让这个设计通过减少颜色量可能更快。有人对此有经验吗？如何做到这一点呢？ 以上来自于百度翻译 以下为
发表于 07-23 10:07
Kintex 7输入IO焊盘和FF（片寄存器）之间的额外LUT是什么
在Kintex 7目标（我正在使用xc7k410t）上，在P＆amp; R之后，我发现ISE在输入焊盘和切片寄存器之间的每个数据网上放置了3个额外的LUT，充当路径引线。但是在设备利用
发表于 07-16 07:26
怎样去解决NVIC_EnableIRQ使能无法进行的问题呢
NVIC_EnableIRQ使能无法进行这是为什么呢？怎样去解决NVIC_EnableIRQ使能无法进行的问题呢？
发表于 01-18 06:21
使用ST的FOC，给定3000速，速度波动在60左右速，有什么办法减少速度波动
请问各位大佬，使用的是ST的FOC控制算法，有编码器，没有带负载时，速度波动很小，带负载运行，发现无论再怎样调PID，速度波动在60左右，但有什么办法减少
发表于 10-20 17:45
求助前辈们Verilog lut个数的问题
问一下这几个模块有几个lut，因为是新手，不知道综合出哪些函数，需要讲函数来源细一些。然后是延迟上有什么，多少级lut。注：最后两张图片有示例调用。
发表于 12-13 14:03
工商网监
评论